半导体装置制造方法及图纸

本发明专利技术提供一种能够抑制保护膜的残渣的产生的半导体装置。半导体装置包含半导体基板；导电膜，覆盖半导体基板的表面，且在表面具有相互平行地配置的多个凹部；以及保护膜，以在具备相对于多个凹部形成大于0°且小于90°的角度的边的开口部使导电膜部分露出的方式覆盖导电膜的表面。

Semiconductor device

【技术实现步骤摘要】
半导体装置
本专利技术涉及半导体装置。
技术介绍
在构成功率MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor：金属氧化物半导体场效应晶体管)、IGBT(InsulatedGateBipolarTransistor：绝缘栅双极晶体管)等功率半导体的半导体装置中，在半导体装置的最表面设置有由聚酰亚胺等绝缘体构成的保护膜。作为与以保护膜发挥功能的聚酰亚胺膜的图案化相关的技术，例如在专利文献1中记载有具有如下工序的聚酰亚胺膜的图案化方法：在基板上形成聚酰亚胺膜的工序；将抗蚀剂膜形成于聚酰亚胺膜上的工序；在对抗蚀剂膜进行曝光后，使用显影液使抗蚀剂膜显影来形成抗蚀剂图案的工序；以及将抗蚀剂图案作为掩模并利用抗蚀剂膜的显影液对聚酰亚胺膜进行蚀刻的工序。在专利文献2中，记载有在通过显影以及蚀刻对聚酰亚胺前驱体树脂和正性抗蚀剂进行了图案加工之后，在剩余有正性抗蚀剂的状态下通过热处理使聚酰亚胺前驱体树脂固化，之后，通过将正性抗蚀剂作为掩模来使用的干式蚀刻除去正性抗蚀剂和聚酰亚胺的蚀刻残渣的半导体装置的制造方法。专利文献1：日本特开平9－129589号公报专利文献2：日本特开平9－17777号公报功率MOSFET、IGBT等功率半导体包含如下部件而构成：在半导体基板的表面相互平行地配置的延伸成直线状的多个栅极；导电膜，以埋设多个栅极的方式覆盖半导体基板的表面；以及保护膜，具有使导电膜局分露出的开口部的由聚酰亚胺等绝缘体构成。在这样的半导体装置中，通过设置在半导体基板的表面相互平行地配置的延伸成直线状的多个栅极而在半导体基板上产生凹凸，由于该凹凸而在导电膜的表面形成沿着多个栅极延伸的方向延伸成直线状的多个凹部(槽)。保护膜通过在具有该多个凹部(槽)的导电膜的表面涂覆聚酰亚胺等树脂而成膜，之后，使用光刻技术在保护膜形成开口部。该开口部通过在保护膜的表面形成与开口部相应的图案的抗蚀掩模，并经由该抗蚀掩模对保护膜进行蚀刻而形成。此外，作为保护膜的腐蚀剂能够使用抗蚀掩模的显影液。保护膜的开口部的典型的形状是包含与多个栅极延伸的方向，即，形成于导电膜的表面的多个凹部延伸的方向平行的边的正方形或者长方形。然而，本专利技术者发现在这样结构的半导体装置中，在保护膜的热固化处理完成后的阶段，在保护膜的开口部露出的导电膜的表面残留呈带状的保护膜的残渣。有在保护膜的开口部露出的导电膜的表面焊接导线的情况，若在导电膜的表面附着有保护膜的残渣，则存在产生导线的焊接不良的可能性。另外，有在导电膜的表面形成外部连接端子的情况，若在导电膜的表面附着有保护膜的残渣，则存在产生导电膜与外部连接端子的连接不良的可能性。
技术实现思路
本专利技术是鉴于上述的点而完成的，目的在于提供一种能够抑制保护膜的残渣的产生的半导体装置。本专利技术的半导体装置包含：半导体基板；导电膜，覆盖上述半导体基板的表面且在表面具有相互平行地配置的直线状的多个凹部；以及保护膜，覆盖上述导电膜的表面，具备与上述多个凹部形成大于0°且小于90°的角度的边并且具有使上述导电膜局分露出的开口部。本专利技术的另一半导体装置包含：半导体基板；导电膜，覆盖上述半导体基板的表面且在表面具有相互平行地配置的直线状的多个凹部；以及保护膜，覆盖上述导电膜的表面且具有开口部，上述开口部具备蜿蜒成与上述多个凹部的至少一个重复交叉并且沿着上述多个凹部的边。根据本专利技术，能够抑制保护膜的残渣的产生。附图说明图1A是表示比较例的半导体装置的结构的俯视图。图1B是沿着图1A中的1B－1B线的剖视图。图2A是表示保护膜的形成工序的一个例子的剖视图。图2B是表示保护膜的形成工序的一个例子的剖视图。图2C是表示保护膜的形成工序的一个例子的剖视图。图2D是表示保护膜的形成工序的一个例子的剖视图。图2E是表示保护膜的形成工序的一个例子的剖视图。图3A是表示保护膜的形成完成后的比较例的半导体装置的表面的状态的俯视图。图3B是图3A中的区域A的放大图。图4A是表示保护膜的形成工序的一个例子的剖视图。图4B是表示保护膜的形成工序的一个例子的剖视图。图4C是表示保护膜的形成工序的一个例子的剖视图。图4D是表示保护膜的形成工序的一个例子的剖视图。图4E是表示保护膜的形成工序的一个例子的剖视图。图5A是聚酰亚胺膜的过蚀刻后的比较例的半导体装置的俯视图。图5B是聚酰亚胺膜的热固化处理后的半导体装置的俯视图。图6A是表示本专利技术的实施方式的半导体装置的结构的俯视图。图6B是图6A中用虚线包围的区域B的放大图。图7A是表示本专利技术的另一实施方式的半导体装置的结构的俯视图。图7B是图7A中用虚线包围的区域C的放大图。图8A是表示本专利技术的另一实施方式的半导体装置的结构的俯视图。图8B是图8A中用虚线包围的区域D的放大图。图9是表示本专利技术的实施方式的保护膜的开口部中的之字形图案与形成于导电膜的表面的凹部的相对的位置关系的俯视图。图10A是表示本专利技术的另一实施方式的半导体装置的结构的俯视图。图10B是在图10A中用虚线包围的区域E的放大图。图11是表示本专利技术的实施方式的保护膜的开口部中的凹凸图案与形成于导电膜的表面的凹部的相对的位置关系的俯视图。具体实施方式在对本专利技术的实施方式的半导体装置进行说明之前，对比较例的半导体装置进行说明。图1A是表示比较例的半导体装置1X的结构的俯视图，图1B是沿着图1A中的1B－1B线的剖视图。作为一个例子，比较例的半导体装置1X构成功率MOSFET。半导体装置1X例如具有层叠有由n型的硅构成的基板层11、和由具有比基板层11的杂质浓度低的杂质浓度的n型的硅构成的外延层12而成的半导体基板10。在外延层12的表层部，相互隔开一定的间隔设置有具有p型的导电型的多个基极区域13。在外延层12的表面，经由栅极绝缘膜设置有由多晶硅构成的多个栅极20。多个栅极20分别以横跨相互邻接的基极区域13的方式设置。如图1A所示，多个栅极20分别被配置为在半导体基板10的表面延伸成直线状并且相互平行。各栅极20的上表面以及侧面被由PSG(PhosphorusSiliconGlass：磷硅玻璃)等绝缘体构成的绝缘膜21覆盖。在多个基极区域13的每一个的内部的与栅极20的端部对应的位置设置有n型的源极区域14。在半导体基板10的外周部设置有由SiO2等绝缘体构成的场氧化膜18，在场氧化膜18的表面设置有由多晶硅构成的保护环22。保护环22具有沿着半导体基板10的外缘的矩形环状的图案。场氧化膜18的表面被绝缘膜21覆盖，保护环22被埋设在绝缘膜21内。在外延层12的外周部设置有用于获得所希望的耐压的p型的扩散区域15、杂质浓度相对较低的n型的扩散区域16以及设置于扩散区域16内的杂质浓度相对较高的n型的扩散区域17。在半导体基板10的背面设置有构成漏极的背面电极19。半导体基板10的表面被构成源极的导电膜30覆盖。导电膜30可以由层叠有多个金属膜而成的层叠膜构成，作为一个例子，可以由依次层叠有Ti/TiN/Al－Si/Ti/TiN而成的层叠膜构成。栅极20被埋设在导电膜30内，通过绝缘膜21与导电膜30绝缘。这里，由于将多个栅极20设置在半导体基板10上，所以在半导体基板10的表面产生凹凸。在导电膜30的表面，本文档来自技高网...

【技术保护点】
一种半导体装置，包含：半导体基板；导电膜，覆盖上述半导体基板的表面且在表面具有相互平行地配置的直线状的多个凹部；以及保护膜，覆盖上述导电膜的表面且具有开口部，上述开口部具备与上述多个凹部形成大于0°且小于90°的角度的边并且使上述导电膜局部露出。

【技术特征摘要】
2016.10.04 JP 2016-1962341.一种半导体装置，包含：半导体基板；导电膜，覆盖上述半导体基板的表面且在表面具有相互平行地配置的直线状的多个凹部；以及保护膜，覆盖上述导电膜的表面且具有开口部，上述开口部具备与上述多个凹部形成大于0°且小于90°的角度的边并且使上述导电膜局部露出。2.根据权利要求1所述的半导体装置，其中，上述开口部的形状为具有与上述多个凹部形成大于0°且小于90°的角度的相互对置的2个边和与上述多个凹部垂直的相互对置的另外2个边的四边形。3.根据权利要求2所述的半导体装置，其中，上述开口部的形状为具有与上述多个凹部形成大于0°且小于90°的角度的相互对置的2个边和与上述多个凹部形成大于0°且小于90°的角度的另外2个边的四边形。4.根据权利要求1所述的半导体装置，其中，上述开口部具备蜿蜒成与上述多个凹部的至少一个重复交叉且沿着上述多个凹部的边。5.根据权利要求4所述的半导体装置，其中，上述开口部的蜿蜒的边具有由与上述多个凹部形成大于0°且小于90°的角度的多个边构成的之字形图案。6.一种半导体装置，包含：半导体基板；导电膜，覆盖上述半导体基板的表面且在表面具有相互平行地配置的直...

【专利技术属性】
技术研发人员：米仓智子，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本,JP