形成用于减少泄漏的栅极结构的方法技术

本发明专利技术提供了包括晶体管的集成电路。晶体管可以包括在相关联的阱区上形成的栅极结构。所述阱区可以被有源偏置并且可以用作基极端子。一个晶体管的阱区可以形成为与相邻晶体管的栅极结构邻近。如果相邻晶体管的栅极结构和一个晶体管的阱区都是有源偏置的并且被放置为彼此靠近，则可以产生大量的泄漏。计算机辅助设计工具可以用来识别有源驱动的栅极端子和阱区并且可以用来确定每个栅极‑阱对是否彼此间隔得足够远。如果栅极‑阱对过于靠近，则设计工具可以定位存在的栅极剪切层，并且延伸存在的栅极剪切层以剪切有源驱动的栅极结构。

A method of forming a gate structure to reduce leakage

The present invention provides integrated circuits including transistors. A transistor may include a gate structure formed on the associated well area. The well area can be actively offset and can be used as a base terminal. A well area of a transistor can be shaped to be adjacent to the gate structure of adjacent transistors. If the gate structure of adjacent transistors and the well area of a transistor are all active biased and placed near each other, a large amount of leakage can be generated. Computer aided design tools can be used to identify the active driving gate terminal and wells and can be used to determine whether on each gate well spaced far enough. If the gate is too close to the of wells, design tools can gate shear layer existing gate gate structure, the shear layer and extending in the active shear driven.

【技术实现步骤摘要】
形成用于减少泄漏的栅极结构的方法本申请要求2012年12月20日提交的美国专利申请No.13/331055的优先权，其全部内容作为参考并入本文。
本专利技术涉及集成电路，并且更具体地涉及包括存储器的集成电路。集成电路通常包括存储器元件，例如用于存储数据的随机存取存储器单元。
技术介绍
在可编程集成电路中，存储器元件能够用于存储配置数据。一旦装载上配置数据位，存储器元件能够将静态控制信号供应到可编程逻辑晶体管的栅极（通常称为传输晶体管）。所述配置位的逻辑高或者逻辑低状态决定传输晶体管是打开或者关闭。通过配置多个传输晶体管，在可编程集成电路上的可编程逻辑能够配置为执行定制逻辑功能。从存储器元件接收静态控制信号的传输晶体管通常由n沟道晶体管形成。当低电压被施加到n沟道传输门的栅极时，传输门将关闭，并且信号将被阻止在源极-漏极端子之间传输。当高电压被施加到n沟道传输门的栅极时，信号被允许在其源极-漏极端子之间传输。由于n沟道金属氧化物半导体晶体管的电学特性，如果施加到传输晶体管的栅极的控制电压与逻辑1值具有相同的幅值，则逻辑1值在n沟道传输晶体管的源极-漏极端子之间的传输是困难的。结果，可编程集成电路有时设置有存储器元件，其在升高的电压水平下供应静态控制信号。当传输晶体管打开时，这些升高的控制信号过度驱动传输晶体管，从而提高了其驱动强度。使用升高的正电源电压（即，比用来给可编程集成电路上剩余逻辑电路供电的额定正电源电压更高的正电源电压）偏置供应升高的控制信号的存储器元件。然而，以这样方式偏置的存储器元件可以导致增大的泄漏和功耗。例如，存储器元件可以包括第一和第二交叉耦合的反相器，其中的每个反相器都具有与p沟道晶体管串联耦合的n沟道晶体管。当存储器元件存储给定的数据位时，在第一反相器中的n沟道晶体管可以导通，同时在第二反相器中的n沟道晶体管可以断开。断开的n沟道晶体管具有接收升高的正电源电压的漏极端子、和栅极端子、源极端子以及接收地电压的基极（基体）端子。同样被偏置的n沟道晶体管可以由于栅极诱导的漏极泄漏效应、带间隧穿、雪崩击穿和其他亚阈值泄漏效应而经受从其漏极端子到其基极端子的大量的泄漏电流。在为了减轻这种类型的泄漏的努力中，开发了一些技术，其涉及反相偏置存储器元件中的n沟道晶体管的基极端子（即，通过向基极端子供给负电压）。使用负电压偏置基极端子以增大源极端子和基极端子之间的反相偏置将用来增加晶体管阈值电压，从而降低亚阈值泄漏。然而，如果n沟道晶体管的基体靠近相邻晶体管的有源驱动的栅极结构形成（即，相邻的晶体管的栅极结构偏置到某正电压水平），则栅极结构和n沟道晶体管的基体之间的电压差将产生不可接受量的泄漏电流（由于热载流子注入机制）。该效应在其中晶体管更靠近彼此形成的现代的集成电路制造工艺中加重。结果，从一个晶体管的正极驱动的栅极端子流到靠近形成的相邻晶体管的反相偏置的基体端子的泄漏电流可以使得使用传统反向偏置技术实现的任何泄漏改善无效。
技术实现思路
提供了具有晶体管的集成电路。金属氧化物半导体晶体管可以例如包括栅极端子、第一和第二源极-漏极端子以及基极端子。基极端子可以连接到阱区（例如，n沟道晶体管的p阱或者p沟道晶体管的n阱），在所述阱区中形成第一和第二源极-漏极端子。基极端子可以反向偏置，其增加了晶体管阈值电压水平，并能够帮助减少亚阈值泄漏。例如，n沟道晶体管的基极端子可以提供负电压。向n沟道器件的基极端子提供负电压会使n+源极-漏极区域和n沟道晶体管的p阱之间的p-n结反向偏置。然而，如果n沟道晶体管的p阱形成为与相邻晶体管的栅极结构（例如，多晶硅栅极结构）过于靠近，则在相邻晶体管的栅极结构偏置到正电源电压水平的情况下会产生大量的泄漏。计算机辅助设计（CAD）工具可以用来识别集成电路上潜在的泄漏区域。例如，CAD工具可以用来识别所有有源驱动的栅极端子和所有有源驱动的阱区。然后，CAD工具可以检验是否每个栅极-阱对均被放置为彼此之间足够靠近（例如，如果栅极结构和阱区之间的距离大于预定的阈值水平，则因此在晶体管间产生的量是可以承受的）。如果一个晶体管的栅极结构和相邻晶体管的阱区之间的距离大于预定的阈值，则栅极结构可以被标记（记录）为满意的设计准则，并且可以检查连续的栅极-阱对。如果一个晶体管的栅极结构和相邻晶体管的阱区之间的距离小于预定的阈值，则栅极结构可以被标记为失败的设计准则。使用栅极剪切层（有时称为剪切多晶硅层）可以剪切所有标记的栅极结构。例如，CAD工具可以用来识别被标记的栅极结构附近现有的栅极剪切层，并且可以延伸存在的栅极剪切层以将被标记的栅极结构剪切为多个片段。延伸的栅极剪切层用来将有源驱动的栅极切断为至少第一片段和第二片段，其中物理上与反向偏置的阱区相邻的第一片段是悬浮的，而在相邻晶体管的源极-漏极区域上延伸的第二片段仍然是有源偏置的。因为最接近反向偏置的阱区的部分现在是悬浮的，所以反向偏置的阱区和浮栅片段之间的电压差减小，从而充分消除了晶体管间的泄漏。附图和下列的具体实施方式将使本专利技术进一步的特征、其本质和各种优点更加显而易见。附图说明图1是根据本专利技术的实施例与相邻晶体管的栅极结构相邻形成的晶体管的横截面侧视图。图2是根据本专利技术的实施例的图1中两个邻近的晶体管的顶视图。图3是可以用在根据本专利技术的实施例的逻辑设计系统中的说明性计算机辅助设计（CAD）工具的图示。图4是说明根据本专利技术的实施例的栅极剪切层的顶部布置图。图5是根据本专利技术的实施例的涉及识别待剪切的导电栅极结构的说明性步骤的流程图。图6是示出了根据本专利技术的实施例如何可以延伸存在的栅极剪切层的顶视图。图7是根据本专利技术的实施例涉及延伸存在的栅极剪切层的说明性步骤的流程图。图8是示出了根据本专利技术的实施例如何可以通过将有源驱动的栅极结构选择性地剪切为较小的片段而减少泄漏电流的图示。图9是示出了根据本专利技术的实施例如何可以通过剪切选择的导电栅极结构将未使用的逻辑电路从有源逻辑电路去耦的图示。具体实施方式本专利技术涉及晶体管，例如金属氧化物半导体晶体管。金属氧化物半导体晶体管，例如n沟道晶体管和p沟道晶体管在半导体衬底上形成。每个晶体管可以包括一对源极-漏极区域，其由沟道区域分隔。导电的栅极结构可以在沟道区域上形成。介电层可以插入在导电栅极结构和沟道区域中的衬底的表面之间。通常理想的是靠近彼此形成晶体管，以努力保存管芯区域并减少制造成本。在现代的互补型金属氧化物半导体（CMOS）制造工艺中，一些晶体管可以形成为足够靠近，以致在相邻晶体管之间产生不期望的泄漏电流。例如，考虑第一晶体管邻近相邻的第二晶体管形成的情况。具体地，第一晶体管可以在阱区中形成，该阱区定位为紧邻第二晶体管的栅极结构。如果第一晶体管的阱区和第二晶体管的栅极结构均被偏置，使得产生大的电压差，则大量的泄漏电流可以从第二晶体管的栅极结构流到第一晶体管的阱区中。以这种方式产生的晶体管间的泄漏电流可以消耗难以接受量的电力。因此，可能期望的是能够识别并纠正集成电路上的这种潜在的泄漏区域。根据本专利技术的实施例的金属氧化物半导体（MOS）晶体管可以用于任何合适类型的集成电路上。使用晶体管的集成电路包括可编程逻辑器件集成电路、微处理器、逻辑电路、模拟电路、专用集成电路、存储器、数字信号处理器、模数本文档来自技高网...

【技术保护点】
一种使用在计算设备上实施的集成电路设计工具设计集成电路的方法，该方法包括：利用在所述计算设备上实施的所述集成电路设计工具，识别与所述集成电路上的第一晶体管相关联的至少一个晶体管阱区；利用在所述计算设备上实施的所述集成电路设计工具，识别与所述集成电路上的第二晶体管相关联的至少一个晶体管栅极结构；利用在所述计算设备上实施的所述集成电路设计工具，计算分隔所述晶体管阱区和所述晶体管栅极结构的距离；以及利用在所述计算设备上实施的所述集成电路设计工具，基于计算的距离确定所述晶体管栅极结构是否应该被剪切为多个片段。

【技术特征摘要】
2011.12.20 US 13/331,0551.一种使用在计算设备上实施的集成电路设计工具设计集成电路的方法，该方法包括：利用在所述计算设备上实施的所述集成电路设计工具，识别与所述集成电路上的第一晶体管相关联的至少一个晶体管阱区；利用在所述计算设备上实施的所述集成电路设计工具，识别与所述集成电路上的第二晶体管相关联的至少一个晶体管栅极结构；利用在所述计算设备上实施的所述集成电路设计工具，计算分隔所述晶体管阱区和所述晶体管栅极结构的距离；以及利用在所述计算设备上实施的所述集成电路设计工具，基于计算的距离确定所述晶体管栅极结构是否应该被剪切为多个片段。2.如权利要求1所述的方法，其中识别所述至少一个晶体管阱区包括识别被设计为反向偏置的至少一个晶体管阱区。3.如权利要求1所述的方法，其中所述集成电路设计为被供给高电源电压和低电源电压，并且其中识别所述至少一个晶体管阱区包括识别被设计为接收低于所述低电源电压的电压的至少一个晶体管阱区。4.如权利要求1所述的方法，其中识别所述至少一个晶体管栅极结构包括识别被设计为有源偏置的至少一个晶体管栅极结构。5.如权利要求1所述的方法，其中所述集成电路设计为被供给高电源电压和低电源电压，并且其中识别所述至少一个晶体管栅极结构包括识别被设计为接收高于所述低电源电压的电压的至少一个晶体管栅极结构。6.如权利要求1所述的方法，进一步包括：响应于确定所述计算的距离大于预定的阈值，将所述晶体管栅极结构记录为满意的设计准则。7.如权利要求6所述的方法，进一步包括：响应于确定所述计算的距离小于所述预定的阈值，将所述晶体管栅极结构记录为失败的设计准则。8.如权利要求5所述的方法，进一步包括：识别所述集成电路上存在的栅极剪切层，其中所述栅极剪切层用来指定所述集成电路上应该不具有晶体管栅极结构的部分。9.如权利要求8所述的方法，进一步包括：延伸所述栅极剪切层以进一步指定将所述至少一个晶体管栅极结构剪切为至少第一片段和第二片段，其中所述第一片段和所述第二片段中的至少一个被设计为不再接收高于所述低电源电压的电压。10.一种使用在计算设备上实施的集成电路设计工具设计集成电路的方法，该方法包括：利用在所述计算设备上实施的所述集成电路设计工具，将所述集成电路上的晶体管栅极结构识别为潜在的泄漏源；以及利用在所述计算设备上实施的所述集成电路设计...

【专利技术属性】
技术研发人员：WC·林，F·里克德，C·T·苏，W·S·吴，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国,US