形成用于减少泄漏的栅极结构的方法技术

本发明专利技术提供了包括晶体管的集成电路。晶体管可以包括在相关联的阱区上形成的栅极结构。所述阱区可以被有源偏置并且可以用作基极端子。一个晶体管的阱区可以形成为与相邻晶体管的栅极结构邻近。如果相邻晶体管的栅极结构和一个晶体管的阱区都是有源偏置的并且被放置为彼此靠近，则可以产生大量的泄漏。计算机辅助设计工具可以用来识别有源驱动的栅极端子和阱区并且可以用来确定每个栅极‑阱对是否彼此间隔得足够远。如果栅极‑阱对过于靠近，则设计工具可以定位存在的栅极剪切层，并且延伸存在的栅极剪切层以剪切有源驱动的栅极结构。

A method of forming a gate structure to reduce leakage

The present invention provides integrated circuits including transistors. A transistor may include a gate structure formed on the associated well area. The well area can be actively offset and can be used as a base terminal. A well area of a transistor can be shaped to be adjacent to the gate structure of adjacent transistors. If the gate structure of adjacent transistors and the well area of a transistor are all active biased and placed near each other, a large amount of leakage can be generated. Computer aided design tools can be used to identify the active driving gate terminal and wells and can be used to determine whether on each gate well spaced far enough. If the gate is too close to the of wells, design tools can gate shear layer existing gate gate structure, the shear layer and extending in the active shear driven.

【技术实现步骤摘要】
形成用于减少泄漏的栅极结构的方法本申请要求2012年12月20日提交的美国专利申请No.13/331055的优先权，其全部内容作为参考并入本文。
本专利技术涉及集成电路，并且更具体地涉及包括存储器的集成电路。集成电路通常包括存储器元件，例如用于存储数据的随机存取存储器单元。
技术介绍
在可编程集成电路中，存储器元件能够用于存储配置数据。一旦装载上配置数据位，存储器元件能够将静态控制信号供应到可编程逻辑晶体管的栅极（通常称为传输晶体管）。所述配置位的逻辑高或者逻辑低状态决定传输晶体管是打开或者关闭。通过配置多个传输晶体管，在可编程集成电路上的可编程逻辑能够配置为执行定制逻辑功能。从存储器元件接收静态控制信号的传输晶体管通常由n沟道晶体管形成。当低电压被施加到n沟道传输门的栅极时，传输门将关闭，并且信号将被阻止在源极-漏极端子之间传输。当高电压被施加到n沟道传输门的栅极时，信号被允许在其源极-漏极端子之间传输。由于n沟道金属氧化物半导体晶体管的电学特性，如果施加到传输晶体管的栅极的控制电压与逻辑1值具有相同的幅值，则逻辑1值在n沟道传输晶体管的源极-漏极端子之间的传输是困难的。结果，可编本文档来自技高网...

【技术保护点】
一种使用在计算设备上实施的集成电路设计工具设计集成电路的方法，该方法包括：利用在所述计算设备上实施的所述集成电路设计工具，识别与所述集成电路上的第一晶体管相关联的至少一个晶体管阱区；利用在所述计算设备上实施的所述集成电路设计工具，识别与所述集成电路上的第二晶体管相关联的至少一个晶体管栅极结构；利用在所述计算设备上实施的所述集成电路设计工具，计算分隔所述晶体管阱区和所述晶体管栅极结构的距离；以及利用在所述计算设备上实施的所述集成电路设计工具，基于计算的距离确定所述晶体管栅极结构是否应该被剪切为多个片段。

【技术特征摘要】
2011.12.20 US 13/331,0551.一种使用在计算设备上实施的集成电路设计工具设计集成电路的方法，该方法包括：利用在所述计算设备上实施的所述集成电路设计工具，识别与所述集成电路上的第一晶体管相关联的至少一个晶体管阱区；利用在所述计算设备上实施的所述集成电路设计工具，识别与所述集成电路上的第二晶体管相关联的至少一个晶体管栅极结构；利用在所述计算设备上实施的所述集成电路设计工具，计算分隔所述晶体管阱区和所述晶体管栅极结构的距离；以及利用在所述计算设备上实施的所述集成电路设计工具，基于计算的距离确定所述晶体管栅极结构是否应该被剪切为多个片段。2.如权利要求1所述的方法，其中识别所述至少一个晶体管阱区包括识别被设计为反向偏置的至少一个晶体管阱区。3.如权利要求1所述的方法，其中所述集成电路设计为被供给高电源电压和低电源电压，并且其中识别所述至少一个晶体管阱区包括识别被设计为接收低于所述低电源电压的电压的至少一个晶体管阱区。4.如权利要求1所述的方法，其中识别所述至少一个晶体管栅极结构包括识别被设计为有源偏置的至少一个晶体管栅极结构。5.如权利要求1所述的方法，其中所述集成电路设计为被供给高电源电压和低电源电压，并且其中识别所述至少一个晶体管栅极结构包括识别被设计为接收高于所述低电源电压的电压的至少一个晶体管栅极结构。6.如权利要求1所述的方法，进一步包括：响应于确定所述计算的距离大于预定的阈值，将所述晶体管栅极结构记录为满意的设计准则。7.如权利要求6所述的方法，进一步包括：响应于确定所述计算的距离小于所述预定的阈值，将所述晶体管栅极结构记录为失败的设计准则。8.如权利要求5所述的方法，进一步包括：识别所述集成电路上存在的栅极剪切层，其中所述栅极剪切层用来指定所述集成电路上应该不具有晶体管栅极结构的部分。9.如权利要求8所述的方法，进一步包括：延伸所述栅极剪切层以进一步指定将所述至少一个晶体管栅极结构剪切为至少第一片段和第二片段，其中所述第一片段和所述第二片段中的至少一个被设计为不再接收高于所述低电源电压的电压。10.一种使用在计算设备上实施的集成电路设计工具设计集成电路的方法，该方法包括：利用在所述计算设备上实施的所述集成电路设计工具，将所述集成电路上的晶体管栅极结构识别为潜在的泄漏源；以及利用在所述计算设备上实施的所述集成电路设计...

【专利技术属性】
技术研发人员：WC·林，F·里克德，C·T·苏，W·S·吴，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国,US