一种低失调高速动态比较器制造技术

一种低失调高速动态比较器，包括，一级预放大电路，其接收同相输入信号、反相输入信号、共模信号、同相补偿控制信号、反相补偿控制信号、第一时钟控制信号，输出第一同相输出信号、第一反相输出信号、第一、二、三时钟信号；时钟控制电路，其接收外部时钟信号，输出第一时钟控制信号和第二时钟控制信号；失调校准电路，其接收第二同相输出信号、第二反相输出信号、第二时钟控制信号，输出同相补偿控制信号和反相补偿控制信号；快速锁存电路，其接收第一同相输出信号、第一反相输出信号、第一、二、三时钟信号，输出第二同相输出信号、第二反相输出信号。本发明专利技术的低失调高速动态比较器，大幅度提高了比较器的比较速度，减小比较器失调电压的影响。

A low imbalance and high speed dynamic comparator

A low offset dynamic comparator, including a pre amplifier circuit, which receives in-phase input signal, the inverting input signal, common mode signal, phase compensation control signal, phase compensation control signal and the first clock control signal, outputs a first output signal, a phase inverting output signal, the first, second, third clock signal; the clock control circuit. It receives an external clock signal to output a first clock control signal and a second clock signal; offset calibration circuit, which receives a second phase output signal and the second inverted output signal and second clock control signal, the output phase compensation control signal and inverse compensation control signal; fast latch circuit, which receives a first output signal, the first phase inverting output the signal, the first, second, third clock signal, the output signal, the output of second phase Two reverse phase output signal. The low maladjustment and high speed dynamic comparator of the invention greatly improves the comparison speed of the comparator and reduces the influence of the imbalance voltage of the comparator.

【技术实现步骤摘要】
一种低失调高速动态比较器
本专利技术涉及一种动态比较器，特别是涉及一种适用于高速模数转换器的低失调高速动态比较器。
技术介绍
随着现代通信技术的进一步发展，数据传输量大幅增加，传输速度不断提高，对高速模数转换器的设计提出了更高的要求。比较器作为高速模数转换器组成的关键模块，其速度、精度以及功耗等性能指标对整个模数转换器都有着很大影响。对于传统的基于动态锁存比较结构的高速比较器，由于锁存过程中从复位状态到正反馈状态有很大的延时，严重限制了比较器的响应速度，从而限制了动态比较器在高速模数转换器中的应用。适用于高速模数转换器的高速比较器成为亟待解决的问题，同时，较大的失调电压会影响比较器的精度，因而，提出一种低失调高速动态比较器，实现更高性能的高速模数转换器。
技术实现思路
本专利技术的目的在于提供一种新型低失调高速动态比较器，能够显著提高比较器的速度，并且能够校准失调电压，实现了模数转换器的高速应用。为实现上述目的，本专利技术提供的低失调高速动态比较器，包括，一级预放大电路、失调校准电路、时钟控制电路、快速锁存电路，其中，所述一级预放大电路，其接收同相输入信号、反相输入信号、共模信号、同相补偿控制信号、反相补偿控制信号、第一时钟控制信号，输出第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号；所述时钟控制电路，其接收外部时钟信号，输出第一时钟控制信号和第二时钟控制信号；所述失调校准电路，其接收第二同相输出信号、第二反相输出信号、第二时钟控制信号，输出同相补偿控制信号和反相补偿控制信号；所述快速锁存电路，其接收第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号，输出第二同相输出信号、第二反相输出信号。进一步地，所述的低失调高速动态比较器，包括，第一开关、第二开关、第三开关、第四开关及第五开关，所述第一开关、所述第三开关接收外部输入的同相输入信号及共模信号；所述第二开关、所述第四开关接收外部输入的反相输入信号及共模信号；所述第五开关的两端分别连接所述一级预放大电路的同相输出端及所述反相输入端。进一步地，所述一级预放大电路的时钟电路，包括，依次串联连接的第一反相器、第二反相器及第三反相器，其中，所述第一反相器的输入端，接收所述第一时钟控制信号，输出第三时钟信号给所述第二反相器；所述第二反相器输出第二时钟信号给所述第三反相器，所述第三反相器输出第一时钟信号。进一步地，所述一级预放大电路，包括，第一晶体管、第二晶体管、第三晶体管、与所述第一晶体管相并联的第一晶体管组、与所述第二晶体管相并联的第二晶体管组，其中，所述第一晶体管、所述第二晶体管、所述第一晶体管组、所述第二晶体管组的源极，及所述第三晶体管的漏极相连接；所述第三晶体管的栅极接收第一时钟信号；所述第三晶体管源极接地；所述第一晶体管、所述第一晶体管组的漏极连接，输出第一同相输出信号；所述第二晶体管、所述第二晶体管组的漏极连接，输出第一反相输出信号；所述第一晶体管组中晶体管的栅极分别接收所述失调校准电路输出的同相补偿控制信号；所述第二晶体管组中晶体管的栅极分别接收所述比较器校准电路输出的反相补偿控制信号；所述第一晶体管、所述第二晶体管的栅极分别作为所述一级预放大电路的所述同相输入端及所述反相输入端。进一步地，所述第一晶体管组及所述第二晶体管组中晶体管组的组数相同。进一步地，所述第一晶体管组中每组晶体管组的数量均为2N，并且递增，其中，N为正整数；所述第二晶体管组中每组晶体管组的数量均为2N，并且递增，其中，N为正整数。更进一步地，所述快速锁存电路，包括，第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第四反相器、第五反相器、第六反相器，以及第七反相器，其中，所述第八晶体管、所述第十晶体管、第十一晶体管、第十四晶体管及所述第十五晶体管的漏极，及所述第九晶体管及所述第十二晶体管的栅极，及所述第六反相器相连接，连接到所述快速锁存电路的同相输入端；所述第八晶体管及所述第十一晶体管的栅极，及所述第九晶体管、所述第十二晶体管、所述第十三晶体管、所述第十六晶体管及所述第十七晶体管的漏极，及所述第四反相器相连接，连接到所述快速锁存电路的反相输入端；所述第七晶体管的漏极及所述第八晶体管、所述第九晶体管的源极相连接；所述第七晶体管、所述第十晶体管及所述第十三晶体管的栅极接收第二时钟信号；所述第七晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管及所述第十七晶体管的源极接地；所述第十四晶体管、所述第十七晶体管的栅极接收第一时钟信号；所述第十五晶体管、所述第十六晶体管的栅极分别接收所述快速锁存电路的同相输出信号和反相输出信号；所述第十晶体管、所述第十一晶体管、所述第十二晶体管及所述第十三晶体管的源极分别连接电源；所述第四反相器及所述第五反相器串联连接；所述第六反相器及所述第七反相器串联连接；所述第四反相器、所述第五反相器的连接点与所述第十九晶体管的漏极相连接；所述第六反相器、所述第七反相器的连接点与所述第十八晶体管的漏极相连接；所述第五反相器、所述第七反相器的输出端分别作为所述快速锁存电路的同相输出端及反相输出端输出第二同相输出信号和第二反相输出信号；所述第十八晶体管、所述第十九晶体管的栅极分别接收第三时钟信号；所述第十八晶体管、所述第十九晶体管的源极分别接地。本专利技术的低失调高速动态比较器适用于高速模数转换器，通过增加锁存电路中的阈值调整电路，能够快速实现锁存器的快速翻转，大幅度地增加了比较器的比较速度，同时，通过增加数字失调电路，减小了比较器失调电压的影响。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。附图说明附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，并与本专利技术的实施例一起，用于解释本专利技术，并不构成对本专利技术的限制。在附图中：图1为根据本专利技术的低失调高速动态比较器原理图；图2为根据本专利技术的一级预放大电路的时钟电路原理图；图3为根据本专利技术的一级预放大电路的输入电路原理图；图4为根据本专利技术的快速锁存电路原理图；图5为根据本专利技术的快速锁存电路的输出电路的原理图。具体实施方式以下结合附图对本专利技术的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本专利技术，并不用于限定本专利技术。本专利技术的新型低失调高速动态比较器能够显著提高比较器的速度，减小比较器失调电压的影响，十分适用于高速模数转换器的失调校准。图1为根据本专利技术的低失调高速动态比较器原理图，如图1所示，本专利技术的低失调高速动态比较器，包括：一级预放大电路101、失调校准电路102、时钟控制电路103、快速锁存电路104、第一开关S1、第二开关S2、第三开关S3、第四开关S4及第五开关S5，其中，一级预放大电路101具有时钟输入端11、同相输入端12、反相输入端13、同相补偿控制输入端14、反相补偿控制输入端15、同相输出端16、反相输出端17、第一时钟输出端18、第二时钟输出端19、第三时钟输出端10。一级预放大电路101的同相输入端12分别通过第一开关S1、第三开关S3接本文档来自技高网...

【技术保护点】
一种低失调高速动态比较器，包括，一级预放大电路、失调校准电路、时钟控制电路、快速锁存电路，其特征在于，所述一级预放大电路，其接收同相输入信号、反相输入信号、共模信号、同相补偿控制信号、反相补偿控制信号、第一时钟控制信号，输出第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号；所述时钟控制电路，其接收外部时钟信号，输出第一时钟控制信号和第二时钟控制信号；所述失调校准电路，其接收第二同相输出信号、第二反相输出信号、第二时钟控制信号，输出同相补偿控制信号和反相补偿控制信号；所述快速锁存电路，其接收第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号，输出第二同相输出信号、第二反相输出信号。

【技术特征摘要】
1.一种低失调高速动态比较器，包括，一级预放大电路、失调校准电路、时钟控制电路、快速锁存电路，其特征在于，所述一级预放大电路，其接收同相输入信号、反相输入信号、共模信号、同相补偿控制信号、反相补偿控制信号、第一时钟控制信号，输出第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号；所述时钟控制电路，其接收外部时钟信号，输出第一时钟控制信号和第二时钟控制信号；所述失调校准电路，其接收第二同相输出信号、第二反相输出信号、第二时钟控制信号，输出同相补偿控制信号和反相补偿控制信号；所述快速锁存电路，其接收第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号，输出第二同相输出信号、第二反相输出信号。2.根据权利要求1所述的低失调高速动态比较器，其特征在于，所述的低失调高速动态比较器，包括，第一开关、第二开关、第三开关、第四开关及第五开关，所述第一开关、所述第三开关接收外部输入的同相输入信号及共模信号；所述第二开关、所述第四开关接收外部输入的反相输入信号及共模信号；所述第五开关的两端分别连接所述一级预放大电路的同相输出端及所述反相输入端。3.根据权利要求1所述的低失调高速动态比较器，其特征在于，所述一级预放大电路的时钟电路，包括，依次串联连接的第一反相器、第二反相器及第三反相器，其中，所述第一反相器的输入端，接收所述第一时钟控制信号，输出第三时钟信号给所述第二反相器；所述第二反相器输出第二时钟信号给所述第三反相器，所述第三反相器输出第一时钟信号。4.根据权利要求3所述的低失调高速动态比较器，其特征在于，所述一级预放大电路，包括，第一晶体管、第二晶体管、第三晶体管、与所述第一晶体管相并联的第一晶体管组、与所述第二晶体管相并联的第二晶体管组，其中，所述第一晶体管、所述第二晶体管、所述第一晶体管组、所述第二晶体管组的源极，及所述第三晶体管的漏极相连接；所述第三晶体管的栅极接收第一时钟信号；所述第三晶体管源极接地；所述第一晶体管、所述第一晶体管组的漏极连接，输出第一同相输出信号；所述第二晶体管、所述第二晶体管组的漏极连接，输出第一反相输出信号；所述第一晶体管组中晶体管的栅极分别接收所述失调校准电路输出的同相补偿控制信号；所述第二晶体管组中晶体管的栅极分别接收所述比较器校准电路输出的反相补偿控制信号；所述第一晶体管、所述第二晶体管的栅极分别作...

【专利技术属性】
技术研发人员：刘建，关宇恒，赵喆，李雷，刘寅，
申请(专利权)人：北京华大九天软件有限公司，
类型：发明
国别省市：北京,11