提高耐压范围的MOSFET器件及其制备方法技术

本发明专利技术涉及一种MOSFET器件及其制备方法，尤其是一种提高耐压范围的MOSFET器件及其制备方法，属于半导体器件的技术领域。元胞区的有源元胞采用沟槽结构，终端保护区内设置若干终端沟槽，终端沟槽的深度大于元胞沟槽的深度，所述终端沟槽导电多晶硅通过终端沟槽绝缘氧化层与终端沟槽的侧壁以及底壁绝缘隔离；邻近元胞区的终端沟槽与邻近终端保护区的元胞沟槽侧壁外上方的第二导电类型基区接触，能有效提高耐压范围，与现有工艺兼容，安全可靠。

MOSFET devices and their preparation methods to improve the range of pressure resistance

The invention relates to a MOSFET device and a preparation method thereof, in particular to a MOSFET device which improves the withstanding voltage range and a preparation method thereof, belonging to the technical field of semiconductor devices. The active cellular cellular area by groove structure, terminal protection zone is provided with a plurality of terminal grooves, the terminal groove depth is larger than the cellular depth of the trench, the trench polysilicon conductive terminal through the terminal insulated trench sidewall oxide layer and the terminal groove and the bottom wall insulation; above the cellular trench side wall adjacent element cell terminal groove and the adjacent terminal protection zones of the second conductivity type base contact, can effectively improve the pressure range, compatible with the existing technology, safe and reliable.

【技术实现步骤摘要】
提高耐压范围的MOSFET器件及其制备方法
本专利技术涉及一种MOSFET器件及其制备方法，尤其是一种提高耐压范围的MOSFET器件及其制备方法，属于半导体器件的

技术介绍
VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，屏蔽栅MOSFET结构采用在沟槽内引入了两个垂直的多晶场版，这不仅使得器件在漂移区内引入了两个新的电场峰值，增大了器件的击穿电压(BV)，而且使得器件垂直漏场板周围形成了一层浓度更大的积累层，降低了导通电阻。由于这种新型器件纵向栅、漏场板之间存在的垂直场板使得影响器件开关速度的栅漏电容值部分转化为器件的栅源电容以及漏源电容.从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。屏蔽栅MOSFET结构具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放本文档来自技高网...

【技术保护点】
一种提高耐压范围的MOSFET器件，包括位于半导体基板上的元胞区以及终端保护区，元胞区位于半导体基板的中心区，终端保护区位于元胞区的外圈且终端保护区环绕包围元胞区；所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；元胞区内的有源元胞采用沟槽结构，在元胞沟槽内设置沟槽栅结构；在所述元胞沟槽侧壁外上方设有第二导电类型基区，所述第二导电类型基区位于第一导电类型漂移层内且与相应的元胞沟槽侧壁接触；在相邻元胞沟槽间侧壁外上方的第二导电类型基区内均设置第一导电类型源区，第一导电类型源区与相应元胞沟槽的侧壁接触；其特征是：在终端保护区内设置若干终端沟槽，所述终端沟槽位于...

【技术特征摘要】
1.一种提高耐压范围的MOSFET器件，包括位于半导体基板上的元胞区以及终端保护区，元胞区位于半导体基板的中心区，终端保护区位于元胞区的外圈且终端保护区环绕包围元胞区；所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；元胞区内的有源元胞采用沟槽结构，在元胞沟槽内设置沟槽栅结构；在所述元胞沟槽侧壁外上方设有第二导电类型基区，所述第二导电类型基区位于第一导电类型漂移层内且与相应的元胞沟槽侧壁接触；在相邻元胞沟槽间侧壁外上方的第二导电类型基区内均设置第一导电类型源区，第一导电类型源区与相应元胞沟槽的侧壁接触；其特征是：在终端保护区内设置若干终端沟槽，所述终端沟槽位于第一导电类型漂移层内，终端沟槽在第一导电类型漂移层内的深度大于元胞沟槽在第一导电类型漂移层内的深度；终端沟槽内设置终端导电多晶硅，所述终端沟槽导电多晶硅通过终端沟槽绝缘氧化层与终端沟槽的侧壁以及底壁绝缘隔离；邻近元胞区的终端沟槽与邻近终端保护区的元胞沟槽侧壁外上方的第二导电类型基区接触。2.根据权利要求1所述的提高耐压范围的MOSFET器件，其特征是：所述元胞沟槽内的沟槽栅结构包括屏蔽栅结构，所述屏蔽栅结构包括沟槽内下层多晶硅体以及沟槽内上层多晶硅体，所述沟槽内下层多晶硅体的外圈通过沟槽内下绝缘氧化层与元胞沟槽的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度。3.根据权利要求2所述的提高耐压范围的MOSFET器件，其特征是：沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触；所述源极金属还与相邻元胞沟槽间侧壁外上方的第二导电类型基区以及位于所述第二导电类型基区内的第一导电类型源区欧姆接触。4.根据权利要求2或3所述的提高耐压范围的MOSFET器件，其特征是：所述元胞沟槽的深度为3μm～6μm，终端沟槽绝缘氧化层的厚度与沟槽内下绝缘氧化层的厚度相一致。5.根据权利要求1所述的提高耐压范围的MOSFET器件，其特征是：在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。6.一种提高耐压范围的MOSFET器件的制备方法，其特征是，所述MOSFET器件的制备方法包括如下步骤：步骤1、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；选择性地掩蔽和刻蚀第一导电类型漂移层，以在第一导电类型漂移层内得到所需的元胞沟槽以及终端辅助沟槽；步骤2、对上述终端辅助沟槽进行再次刻蚀，以得到所需的终端沟槽，所述终端沟槽的深度大于元胞沟槽的深度，且终端沟槽的深度小于第一导电类型漂移层的厚度；步骤3、对上述元胞沟槽进行所需的沟槽栅准备工艺，以在元胞沟槽内得到所需的沟槽栅结构，且在制备得到沟槽栅结构时，在终端沟槽内得到终端导电多晶硅，所述终端...

【专利技术属性】
技术研发人员：徐承福，朱阳军，
申请(专利权)人：贵州芯长征科技有限公司，
类型：发明
国别省市：贵州,52