The invention discloses a high precision data delay FPGA and PLL based on adjustable system, including: high speed clock ADC, auxiliary unit, FPGA and high speed DAC; the auxiliary clock unit includes a first control delay line are connected in turn first, second PLL and two PLL digital delay line are respectively connected with the first PLL; high speed ADC and FPGA, second PLL DAC and FPGA are respectively connected with high speed, high speed ADC, FPGA and high speed DAC are connected through the first configuration; NC delay line delay value, the high-speed ADC sampling time and each bunch signal peak time point of Qi; through the shift register configuration of FPGA in length, and the time delay the configuration of second CNC delay line, high-speed DAC output beam transverse feedback signal is applied to the kicker moment and the corresponding beam after kicker time alignment. The system needs no external dedicated delay device, and has the characteristics of flexible adjustment, high accuracy and high integration. It can be applied to lateral feedback and vertical feedback system of accelerator.
【技术实现步骤摘要】
基于FPGA和PLL的高精度数据延时可调系统
本专利技术涉及加速器横向反馈系统中的横向反馈数字信号处理电子学,及基于FPGA作为数据处理平台且要求控制信号需与系统同步的控制领域,尤其涉及一种基于FPGA和PLL的高精度数据延时可调系统。
技术介绍
同步辐射光源是一种优质的人工光源,在各种科技领域中都有广泛的应用,我国已建成了第三代中能同步辐射光源(上海同步辐射光源),正计划建设第四代光源。随着同步辐射光源的电子储存环中束流强度持续的增加,电子束团横向不稳定性变得越来越严重,成为制约束流品质的一个重要因素。为了抑制束流的这种不稳定性,需引入横向反馈系统。束流的横向反馈技术是保证同步辐射光源正常稳定运行的重要手段,它跟随着同步加速器辐射领域的发展,经历了从简单到复杂、从模拟电子技术到数字化的发展过程,当前逐束团数字横向反馈系统在加速器中得到广泛的使用。逐束团横向反馈系统主要有BPM探头、RF信号调理电路、逐束团横向反馈数字信号处理电子学、功率放大器和Kicker组成,如图1所示。通过BPM探头拾取的束团振荡信号,经过RF调理电路后,供逐束团横向反馈数字信号处理电子学上A/D转换器采样变成数字信号,再从逐个束团信号中分别提取各个束团水平方向和垂直方向(横向振荡可分为水平方向振荡和垂直方向振荡)振荡分量作为反馈信号(在FPGA内实现),经适当的延时后由D/A转换器转换为模拟信号。最后通过功率放大后将反馈信号分别加载到水平方向和垂直方向的Kicker条上,形成抑制束团振荡的反馈电场。在系统工作时要满足两个“对齐”,第一个是逐束团横向反馈数字信号处理电子学中,A/D转 ...
【技术保护点】
一种基于FPGA和PLL的高精度数据延时可调系统,其特征在于,包括:高速ADC、时钟辅助单元、FPGA以及高速DAC;所述时钟辅助单元包括:依次连接的第一数控延时线、第一PLL、第二数控延时线及第二PLL;第一PLL分别与高速ADC及FPGA相连,第二PLL分别与高速DAC及FPGA相连,高速ADC、FPGA及高速DAC依次相连;通过配置第一数控延时线的延时值,使高速ADC采样时刻与每个束团信号峰值出现时间点对齐;通过配置FPGA中移位寄存器的长度,以及通过配置第二数控延时线的延时值,使高速DAC输出的束团的横向反馈信号加载到kicker上时刻与相应束团经过kicker的时刻对齐。
【技术特征摘要】
1.一种基于FPGA和PLL的高精度数据延时可调系统,其特征在于,包括:高速ADC、时钟辅助单元、FPGA以及高速DAC;所述时钟辅助单元包括:依次连接的第一数控延时线、第一PLL、第二数控延时线及第二PLL;第一PLL分别与高速ADC及FPGA相连,第二PLL分别与高速DAC及FPGA相连,高速ADC、FPGA及高速DAC依次相连;通过配置第一数控延时线的延时值,使高速ADC采样时刻与每个束团信号峰值出现时间点对齐;通过配置FPGA中移位寄存器的长度,以及通过配置第二数控延时线的延时值,使高速DAC输出的束团的横向反馈信号加载到kicker上时刻与相应束团经过kicker的时刻对齐。2.根据权利要求1所述的一种基于FPGA和PLL的高精度数据延时可调系统,其特征在于,加速器输出的与束团振荡信号同步的参考时钟经过第一数控延时线延时后输入至第一PLL,作为第一PLL的参考时钟;第一PLL在锁相状态下,输出三路与其参考时钟同步的时钟信号,第一路输入至高速ADC,作为高速ADC的采样时钟,通过配置第一数控延时线的延时值,来调整高速ADC的采样时间点与束团信号峰值出现时间点的位置关系,从而使高速ADC采样时刻与每个束团信号峰值出现时间点对齐;第二路输入至FPGA,经FPGA处理后输入至其内部的FIFO模块,作为写入时钟;第三路输入至第二数控延时线,经第二数控延时线延时后输入至第二PLL,作为第二PLL的参考时钟;第二PLL在锁相状态下,输出两路同步时钟;第一路输入至FPGA,经FPGA处理后输入至其内部的FIFO模块,作为读出时钟,通过配置第二数控延时线的延时值,改变FIFO模块写入时钟相对于读出时钟的相位关系,从而在FIFO模块中实现数据细延时的功能;FIFO模块输出的细延时后的数据,经FPGA处理后送入其内部的移位寄存器,通过配置移位寄存器的长度,来调整横向反馈信号在移位寄存器写入到读出时间间隔,从...
【专利技术属性】
技术研发人员:赵雷,占林松,刘树彬,安琪,刘金鑫,冷用斌,赖龙伟,张宁,
申请(专利权)人:中国科学技术大学,
类型:发明
国别省市:安徽,34
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