用于隧穿场效应晶体管的截止状态寄生漏电减少制造技术

一种方法包括在衬底上的结区之间形成器件的非平面导电沟道，衬底包括沟道下方的阻挡材料，所述阻挡材料包括用以抑制载流子泄漏的性质；以及在沟道上形成栅极堆叠，所述栅极堆叠包括电介质材料和栅极电极。一种方法包括在半导体衬底上形成缓冲材料，缓冲材料包括包含与衬底不同的晶格结构的半导体材料；在缓冲材料上形成阻挡材料，所述阻挡材料包括用以抑制载流子泄漏的性质；以及在衬底上形成晶体管器件。一种装置包括衬底上的非平面多栅极器件，其包括晶体管器件，所述晶体管器件包括设置在衬底上的沟道，所述衬底包括沟道下方的阻挡材料，所述阻挡材料包括用以抑制载流子泄漏的性质。

Cut-off state parasitic leakage reduction for tunneling field effect transistors

A method includes non planar conductive channel device is formed between the junction region on the substrate, the substrate includes a barrier material channel below the barrier material, including to suppress carrier leakage properties; and forming a gate stack on the channel, the gate stack includes a dielectric material and a gate electrode. \u4e00\u79cd\u65b9\u6cd5\u5305\u62ec\u5728\u534a\u5bfc\u4f53\u886c\u5e95\u4e0a\u5f62\u6210\u7f13\u51b2\u6750\u6599\uff0c\u7f13\u51b2\u6750\u6599\u5305\u62ec\u5305\u542b\u4e0e\u886c\u5e95\u4e0d\u540c\u7684\u6676\u683c\u7ed3\u6784\u7684\u534a\u5bfc\u4f53\u6750\u6599\uff1b\u5728\u7f13\u51b2\u6750\u6599\u4e0a\u5f62\u6210\u963b\u6321\u6750\u6599\uff0c\u6240\u8ff0\u963b\u6321\u6750\u6599\u5305\u62ec\u7528\u4ee5\u6291\u5236\u8f7d\u6d41\u5b50\u6cc4\u6f0f\u7684\u6027\u8d28\uff1b\u4ee5\u53ca\u5728\u886c\u5e95\u4e0a\u5f62\u6210\u6676\u4f53\u7ba1\u5668\u4ef6\u3002 An apparatus includes a non planar multi gate devices on a substrate, comprising a transistor device, the device includes a transistor provided on the substrate channel, the substrate includes a barrier material channel below the barrier material, including to suppress carrier leakage properties.

【技术实现步骤摘要】
【国外来华专利技术】用于隧穿场效应晶体管的截止状态寄生漏电减少
集成电路器件。
技术介绍
相关技术的描述隧穿场效应晶体管把超低截止状态器件作为目标。因此减少寄生漏电是重要的。漏电的来源包括从源极或漏极到体结的漏电。漏电的另一来源可能归因于当在硅上实现诸如III-V族化合物材料、锗（Ge）、硅锗（SiGe）、锗锡（GeSn）等之类的晶格失配材料时的膜缺陷。漏电的另外的来源可以由于这些非硅材料利用诸如例如使用在栅极堆叠或器件隔离中的氧化物和氮化物之类的其他膜的差的表面钝化而出现。附图说明图1示出隧穿场效应晶体管（TFET）器件的部分的截面侧视图。图2示出穿过线2-2’的图1的结构。图3示出TFET器件的另一实施例的截面。图4示出穿过线4-4’的图3的器件。图5示出半导体衬底的截面侧视图。图6示出继牺牲栅极堆叠在本征层的鳍状物部分上的形成之后的图5的结构的顶部透视侧视图。图7示出继电介质层的移除之后的穿过线7-7’的图6的结构，其示出由本征层限定的鳍状物上的虚拟栅极和栅极电介质的栅极堆叠。图8示出穿过线8-8’的图6的视图，其图示结区在鳍状物中的形成和虚拟栅极用栅极电极的取代。图9示出在TFET器件的另一实施本文档来自技高网...

【技术保护点】
一种方法，包括：在衬底上的结区之间形成器件的非平面导电沟道，衬底包括沟道下方的阻挡材料，所述阻挡材料包括用以抑制载流子泄漏的性质；以及在沟道上形成栅极堆叠，所述栅极堆叠包括电介质材料和栅极电极。

【技术特征摘要】
【国外来华专利技术】1.一种方法，包括：在衬底上的结区之间形成器件的非平面导电沟道，衬底包括沟道下方的阻挡材料，所述阻挡材料包括用以抑制载流子泄漏的性质；以及在沟道上形成栅极堆叠，所述栅极堆叠包括电介质材料和栅极电极。2.权利要求1所述的方法，其中阻挡材料包括宽带隙材料。3.权利要求2所述的方法，其中宽带隙材料包括III-V族化合物材料。4.权利要求1所述的方法，其中阻挡材料包括向沟道材料的带偏移，其为0.5电子伏特或更大。5.权利要求4所述的方法，其中衬底包括第一半导体材料，以及第一半导体材料上的缓冲材料，缓冲材料包括与第一半导体材料相邻的第一晶格结构和与第一半导体材料相对的侧上的不同的第二晶格结构，并且沟道材料包括与第二晶格结构类似的晶格结构，并且阻挡材料包括与沟道材料的晶格结构类似的晶格结构。6.权利要求5所述的方法，其中阻挡材料设置在器件的沟道与缓冲材料之间。7.权利要求4所述的方法，其中在形成导电沟道之前，该方法包括在缓冲材料上形成阻挡材料，并且形成沟道包括在阻挡材料上形成沟道。8.权利要求4所述的方法，其中第一半导体材料包括硅，并且缓冲材料包括渐次变化的硅锗。9.权利要求1所述的方法，其中阻挡材料包括空气间隙，并且在形成沟道之后，该方法包括移除沟道下方的衬底的部分。10.一种方法，包括：在半导体衬底上形成缓冲材料，缓冲材料包括包含与衬底不同的晶格结构的半导体材料；在缓冲材料上形成阻挡材料，所述阻挡材料包括用以抑制载流子泄漏的性质；以及在衬底上形成晶体管器件。11.权利要求10所述的方法，其中形成晶体管器件包括在阻挡材料上形成晶体管器件。12.权利要求11所述的方法，其中阻挡材料包括宽带隙材料。13.权利要求12所述的方法，其中宽带隙材料包括III-V族化合物材料。14.权利要求12所述的方法，其中衬底包括第一半导体材料以及第一半导体材料上的缓冲材料，缓冲材料包括与第一半导体材料相邻的第一晶格结构和与第一半导体材料...

【专利技术属性】
技术研发人员：VH勒，G德维，B朱龚，A阿格拉沃尔，MV梅茨，W拉克马迪，MC弗伦奇，JT卡瓦利罗斯，R里奥斯，S金，SH宋，SK加德纳，JM鲍维斯，SR塔夫特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US