用于可缩放量子计算的垂直集成的超导量子位设备的模块化阵列制造技术

一种技术涉及一种用于量子计算设备的组件。量子总线平面(100)包括第一组凹槽(201)。读出平面(102)包括第二组凹槽(301)。块(502)被定位为保持读出平面(102)与量子总线平面(100)相对，使得第一组凹槽(201)与第二组凹槽(301)相对。包括多个量子位芯片(101)，其中每个具有被定位在第一组凹槽中的第一端部并且具有被定位在第二组凹槽中的第二端部。

For a modular array can zoom quantum computation of vertical integration of superconducting qubits equipment

One technology involves a component for a quantum computing device. The quantum bus plane (100) includes the first set of grooves (201). The readout plane (102) includes second sets of grooves (301). A block (502) is positioned to keep the read-out plane (102) relative to the quantum bus plane (100), so that the first group of grooves (201) is relative to the second group of grooves (301). The chip includes a plurality of qubits (101), each of which has a first end portion is positioned in the first groove and has been positioning second at the end of the second groups in the groove.

【技术实现步骤摘要】
【国外来华专利技术】用于可缩放量子计算的垂直集成的超导量子位设备的模块化阵列
技术介绍
本专利技术涉及量子计算，并且更具体地涉及用于可缩放量子计算的垂直集成的超导量子位设备的模块化阵列。在被称为电路量子电动力学的一种方法中，量子计算采用被称为量子位的有源超导设备来操纵和存储量子信息，并且采用谐振器(例如，作为二维(2D)平面波导或作为三维(3D)微波腔体)来读出和支持量子位之间的交互。每个超导量子位包括一个或多个约瑟夫森结，这些约瑟夫森结通过与结并联的电容器被分流。量子位电容耦合到2D或3D微波腔体。与量子位相关联的能量驻留在约瑟夫森结周围的电磁场中，并且尤其是在相对较大的分流电容结构附近。迄今为止，重点在于提高量子位的寿命，以便在信息丢失之前进行计算(即操纵和读出)以消除量子的相干性。目前，超导量子位相干时间可以高达100微秒，并且正在努力提高相干时间。关于增加相干时间的一个研究领域集中在从具有相对较高电磁场能量密度的区域(诸如在构成量子位的薄膜的尖角和边缘附近)消除有损材料。在量子位附近的这样的材料可以包括支持被称为两级系统(TLS)的缺陷的缺点。
技术实现思路
根据一个实施例，提供了一种用于量子计算设备的组件。该组件包括：包括第一组凹槽的量子总线平面、包括第二组凹槽的读出平面、以及被定位为保持读出平面与量子总线平面相对的块，使得第一组凹槽与第二组凹槽相对。而且，该组件包括多个量子位芯片，其中每个具有被定位在第一组凹槽中的第一端部并且具有被定位在第二组凹槽中的第二端部。根据一个实施例，提供了一种用于量子计算设备的组件。该组件包括壳体，壳体被配置为具有底部部分、顶部部分和块的外壳，其中块连接顶部部分和底部部分。该组件包括第一组凹槽的量子总线平面和包括第二组凹槽的读出平面。该块被配置为将读出平面定位为与量子总线平面相对，使得第一组凹槽与第二组凹槽相对。而且，该组件包括多个量子位芯片，其中每个具有被定位在第一组凹槽中的第一端部并且具有被定位在第二组凹槽中的第二端部。根据一个实施例，提供了一种配置用于量子计算设备的组件的方法。该方法包括提供被配置为具有底部部分、顶部部分和块的外壳的壳体，其中块连接顶部部分和底部部分。该方法包括提供具有第一组凹槽的读出平面和具有第二组凹槽的量子总线平面，并且在块中组装读出平面以与量子总线平面相对，使得第一组凹槽与第二组凹槽相对。而且，该方法包括在块中安装多个量子位芯片，其中多个量子位芯片中的每个具有被定位在第一组凹槽中的第一端部并且具有被定位在第二组凹槽中的第二端部。在一个或多个实施例中，多个量子位芯片通过被定位在第一组凹槽和第二组凹槽两者中来在长度方向上垂直地延伸。第一组凹槽将多个量子位芯片的第一端部保持在读出平面中，并且第二组凹槽将多个量子位芯片的第二端部保持在量子总线平面中。在一个或多个实施例中，多个量子位芯片的第一端部与第二端部相对。在一个或多个实施例中，块由超导材料制成。在一个或多个实施例中，量子总线平面包括基底，基底之上具有互连布线，并且互连布线经由多个耦合总线谐振器连接多个量子位芯片。在一个或多个实施例中，读出平面包括基底，基底之上具有扇出布线，并且扇出布线将多个量子位芯片中的每个单独地连接到电路板。电路板以一对一的关系将多个量子位芯片中的每个单独地连接到多个连接器。在一个或多个实施例中，块被配置为容纳第一组件梳状部和第二组件梳状部以形成交叉部，并且第一组件梳状部和第二组件梳状部的交叉部形成用于单独地容置多个量子位芯片的多个插槽。多个插槽将多个量子位芯片机械地保持在垂直位置。附加的特征和优点通过本专利技术的技术来实现。本专利技术的其他实施例和方面在本文中详细描述，并且被认为是所要求保护的本专利技术的部分。为了更好地理解本专利技术的优点和特征，参考说明书和附图。附图说明被认为是本专利技术的主题被特别地指出并且在说明书的结尾处的权利要求书中被明确地要求保护。从以下结合附图的详细描述中，本专利技术的上述和其他特征以及优点是显而易见的，在附图中：图1是示出根据实施例的垂直集成的超导量子位芯片的模块化阵列的部分的透视图的示意图；图2是示出根据实施例的量子总线平面设计的示意图；图3是示出根据实施例的反转视图中的读出平面的示意图；图4是根据实施例的示例量子位芯片的示意图。图5A至5F示出根据实施例的用于垂直集成的超导量子位芯片的模块化阵列的组装和封装技术，其中：图5A是示出用于块的组件梳状部的组件的示意图；图5B是示出组件梳状部就位以形成用于定向超导量子位芯片的插槽的组件的示意图；图5C是示出超导量子位芯片在由组件梳状部形成的插槽中的安装的组件的示意图；图5D是示出读出平面在块中的安装的组件的示意图；图5E是示出块下方的视图的组件的示意图；图5F是示出推送器块施加压力以将超导量子位芯片保持就位的组件的示意图；图6是根据实施例的配置组件的方法；以及图7是根据实施例的配置组件的方法。具体实施方式基于超导约瑟夫森结的量子位是容错量子计算的有希望的候选者。作为一种固态技术，它经由现有的集成技术一直保持更简单的可缩放性的潜力。超导电路和设备制造可以利用众所周知的光刻方法，其可以产生具有高密度量子位的量子集成处理器。此外，超导量子位在微波频率范围内操作，以允许对系统中可能存在的量子位和其他元件进行全电控制。其他元件可以包括微波谐振器、有源滤波器、量子限幅放大器等。最近引起关注的现有技术的容错量子计算架构是表面编码。在表面编码中，量子位以网格排列，其中只需要最近邻交互。对于超导量子位，表面编码是在最近邻网格中定义多个量子位的有吸引力的前进路径。此外，表面编码所需要的误差阈值对于具有当前相干水平的超导量子位是可达的。现有技术中用于使用超导量子位实现表面编码的一个特定的物理方案是偏斜对称布局。在这个网格中，每个超导量子位耦合到两个分离的链接总线谐振器。超导量子位与微波谐振器的耦合被称为电路量子电动力学(cQED)。微波谐振器通常被定义为平面带状线谐振器，但是也可以是三维(3D)波导腔体内的模式。尽管光刻地设计很多超导量子位和带状线谐振器的大网格似乎可以很简单，但是使每个谐振器模式和每个量子位一起根据期望进行工作是一个挑战。例如，谐振器与超导量子位之间的串扰以及不希望的寄生模式会导致量子对象之间的杂散耦合。串扰在这里定义为量子位或谐振器通道之间的微波信号的任何不希望的耦合，除了布线所期望和所定义的那些之外。此外，尽管单个量子位和单个腔体模式的参数优化似乎可以很容易，但是一旦这些单独的量子位被重新排列在更大的网络中并且全部定义在相同芯片上，则它们的(集体)行为可能改变并且可以很难再调试。根据本文中讨论的实施例，提供了一种垂直集成的多芯片架构，其中分立的超导芯片部件由超导量子位及其读出谐振器组成。超导量子位以及它们的读出谐振器然后全部被排列成在由两个较大载体芯片夹着的基体中配对。这两个更大的载体芯片有两个目的：一个目的是集成多个谐振器量子总线以将超导量子位耦合在一起(从而耦合量子位之间的量子信息)，另一个目的是允许经由扇出布线到明确的微波控件的物理连接。该实施例使用良好建立的技术实现了用于量子计算的可缩放架构，同时避免了诸如硅通孔(TSV)和多级光刻等具有挑战性的硅集成技术。有两种物理上不同的方法用于经由电路量子电动力学(cQED)架构来实本文档来自技高网...

【技术保护点】
一种用于量子计算设备的组件，包括：量子总线平面，包括第一组凹槽；读出平面，包括第二组凹槽；块，被定位为保持所述读出平面与所述量子总线平面相对，使得所述第一组凹槽与所述第二组凹槽相对；以及多个量子位芯片，每个量子位芯片具有被定位在所述第一组凹槽中的第一端部并且具有被定位在所述第二组凹槽中的第二端部。

【技术特征摘要】
【国外来华专利技术】2015.06.12 US 14/737,7071.一种用于量子计算设备的组件，包括：量子总线平面，包括第一组凹槽；读出平面，包括第二组凹槽；块，被定位为保持所述读出平面与所述量子总线平面相对，使得所述第一组凹槽与所述第二组凹槽相对；以及多个量子位芯片，每个量子位芯片具有被定位在所述第一组凹槽中的第一端部并且具有被定位在所述第二组凹槽中的第二端部。2.根据权利要求1所述的组件，其中所述多个量子位芯片通过被定位在所述第一组凹槽和所述第二组凹槽两者中来在长度方向上垂直地延伸。3.根据权利要求1或2所述的组件，其中所述第一组凹槽将所述多个量子位芯片的所述第一端部保持在所述读出平面中；以及其中所述第二组凹槽将所述多个量子位芯片的所述第二端部保持在所述量子总线平面中。4.根据任一前述权利要求所述的组件，其中所述多个量子位芯片的所述第一端部与所述第二端部相对。5.根据任一前述权利要求所述的组件，其中所述块由超导材料制成。6.根据任一前述权利要求所述的组件，其中所述量子总线平面包括基底，所述基底之上具有互连布线，所述互连布线经由多个耦合总线谐振器连接所述多个量子位芯片。7.根据任一前述权利要求所述的组件，其中所述读出平面包括基底，所述基底之上具有扇出布线，所述扇出布线将所述多个量子位芯片中的每个量子位芯片单独地连接到电路板。8.根据权利要求7所述的组件，其中所述电路板以一对一的关系将所述多个量子位芯片中的每个量子位芯片单独地连接到多个连接器。9.根据任一前述权利要求所述的组件，其中所述块被配置为容纳第一组件梳状部和第二组件梳状部以形成交叉部，所述第一组件梳状部和所述第二组件梳状部的所述交叉部形成用于单独地容置所述多个量子位芯片的多个插槽。10.根据权利要求9所述的组件，其中所述多个插槽将所述多个量子位芯片机械地保持在垂直位置。11.一种用于量子计算设备的组件，包括：壳体，被配置为具有底部部分、顶部部分和块的外壳，所述块连接所述顶部部分和所述底部部分；量子总线平面，包括第一组凹槽；读出平面，包括第二组凹槽，其中所述块被配置为将所述读出平面定位为与所述量子总线平面相对，使得所述第一组凹槽与所述第二组凹槽相对；多个量子位芯片，每个量子位芯片具有被定位在所述第一组凹槽中的第一端部并且具有被定位在所述第二组凹槽中的第二端部。12.根据权利要求11所述的组件，其中所述壳体包括读出平面容留插槽，所述读出平面延伸通过所述读出平面容留插槽。13.根据权利要求12所述的组件，其中所述读出平面延伸通过所述读出平面容留插槽以连接到电路板，所述电路板连接到多个连接器。14.根据权利要求11到13中任一项所述的组件，还包括被配置为向所述读出平面施加压力的推送机构，向所述读出平面施加的所述压力向所述量子总线平面压入所述多个量子位芯片。15.根据权利要求14所述的组件，其中所述推送机构包括：定位在所述读出平面之上的推送器块，以及抵着所述推送器块向下按压的弹簧机...

【专利技术属性】
技术研发人员：J·M·乔，J·加姆贝塔，M·B·罗斯威尔，J·罗曾，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国,US