具有增强指令集的中央处理单元制造技术

本发明专利技术提供一种集成电路，所述集成电路具有：主处理核心，其具有与非易失性存储器耦合的中央处理单元；及从处理核心，其独立于所述主处理核心而操作且具有与易失性程序存储器耦合的中央处理单元，其中所述主中央处理单元经配置以将程序指令传送到所述从处理核心的所述非易失性存储器中，且其中所述程序指令的传送是通过在所述主处理核心的所述中央处理单元内执行专用指令而执行。

【技术实现步骤摘要】
【国外来华专利技术】具有增强指令集的中央处理单元相关专利申请案本申请案主张共同拥有的2015年4月30日提交的第62/154,927号美国临时专利申请案的优先权，所述申请案出于所有目的而以引用方式并入本文中。
本专利技术涉及中央处理单元(CPU)，特定来说，涉及具有数字信号处理单元(DSP)的微控制器。本专利技术进一步涉及多处理器集成电路装置，特定来说，涉及具有多个处理器的微控制器。
技术介绍
嵌入式系统通常包括中央处理单元(CPU)、存储器及多个外围装置以形成单芯片系统或单芯片微控制器。更先进系统包括一个以上CPU。此外，CPU可经增强以具有数字信号处理能力，例如由本申请案的受让人制造的dsPIC核心。图1展示此处理核心的框图。如可见，此核心具有典型数字信号处理能力，例如X数据RAM及单独Y数据RAM及DSP引擎，所述DSP引擎与所述RAM及寄存器文件耦合，使得所述RAM可被并行存取。展示此处理核心的其它典型元件。另外，此常规DSP微控制器在图1的底部处展示通过系统总线与所述核心耦合的某些外围装置。图2展示所述核心的寄存器，例如所述寄存器文件的工作寄存器及所述DSP引擎的累加器以及其它典型DSP寄存器本文档来自技高网...

【技术保护点】
一种集成电路，其包括：主处理核心，其具有与非易失性存储器耦合的中央处理单元；从处理核心，其独立于所述主处理核心而操作且具有与易失性程序存储器耦合的中央处理单元；其中所述主中央处理单元经配置以将程序指令传送到所述从处理核心的所述非易失性存储器中；且其中所述程序指令的传送是通过在所述主处理核心的所述中央处理单元内执行专用指令而执行。

【技术特征摘要】
【国外来华专利技术】2015.04.30 US 62/154,927;2015.07.22 US 62/195,6921.一种集成电路，其包括：主处理核心，其具有与非易失性存储器耦合的中央处理单元；从处理核心，其独立于所述主处理核心而操作且具有与易失性程序存储器耦合的中央处理单元；其中所述主中央处理单元经配置以将程序指令传送到所述从处理核心的所述非易失性存储器中；且其中所述程序指令的传送是通过在所述主处理核心的所述中央处理单元内执行专用指令而执行。2.根据权利要求1所述的集成电路，其中所述专用指令具有定义源地址的第一操作数及定义目的地地址的第二操作数，其中所述目的地地址是在所述指令的执行之后自动递增。3.根据权利要求1或权利要求2所述的集成电路，其中所述专用指令致使信息字传送到缓冲器中，且其中所述信息是从所述缓冲器写入所述易失性程序存储器中。4.根据前述权利要求中任一权利要求所述的集成电路，其中所述指令致使所述非易失性存储器输出所述信息，由此所述信息被所述缓冲器捕捉。5.根据权利要求3所述的集成电路，其中所述信息是24位字。6.根据前述权利要求中任一权利要求所述的集成电路，其中所述集成电路包括多个从处理核心且所述专用指令具有定义目标从处理单元的第三操作数。7.根据权利要求2到6中任一权利要求所述的集成电路，其中存储于所述第一操作数中的所述源地址可任选地在所述指令的执行之后自动递增。8.根据权利要求2到7中任一权利要求所述的集成电路，其中所述源地址是与所述主处理核心相关联的外围装置的特殊功能寄存器。9.根据权利要求8所述的集成电路，其中所述外围装置是串行通信外围装置。10.根据权利要求8所述的集成电路，其中所述外围装置是并行输入端口。11.根据前述权利要求中任一权利要求所述的集成电路，其中所述主处理核心进一步可操作以执行验证存储于所述非易失性程序存储器中的信息的进一步指令。12.根据权利要求11所述的集成电路，其中所述进一步指令致使第一信息传送到所述缓冲器中，且其中比较所述缓冲器的内容与存储于所述易失性存储器中的第二信息。13.根据权利要求11或权利要求12所述的集成电路，其中所述进一步指令包括应用于所述非易失性存储器以输出所述第一信息的第一地址及应用于所述易失性存储器以输出所述第二信息的第二地址。14.根据权利要求11到13中任一权利要求所述的集成电路，其中所述进一步指令进一步验证与所述第一信息及所述第二信息相关联的错误校正码ECC。15.根据权利要求14所述的集成电路，其中可从所述非易失性存储器读取与所述非易失性存储器相关联的所述ECC且单独产生与所述源相关联的所述ECC。16.根据前述权利要求中任一权利要求所述的集成电路，其中所述第一处理核心的所述非易失性存储器包括由保护方案定义的代码保护，且其中所述从处理单元的所述易失性程序存储器具有取决于所述保护方案的设置的代码保护。17.根据权利要求16所述的集成电路，其中所述保护方案定义所述非易失性存储器的多个段，且其中在所述保护方案中，每一段具有保护设置。18.根据权利要求17所述的集成电路，其中所述非易失性存储器的每一保护设置具有读取操作的设置及编程或擦除操作的设置。19.根据权利要求16到18中任一权利要求所述的集成电路，其中所述保护方案提供预定义数目个安全性等级，其中每一安全性等级定义每一段的保护设置。20.根据权利要求17到19中任一权利要求所述的集成电路，其中所述易失性程序存储器的所述代码保护与所述非易失性存储器的所述段中的一者的所述代码保护相同。21.根据权利要求17到20中任一权利要求所述的集成电路，其中寄存器存储所述非易失性存储器的哪段经选择以提供所述易失性存储器的所述代码保护设置。22.根据权利要求18到21中任一权利要求所述的集成电路，其中所述非易失性存储器的读取操作的设置适用于所述易失性存储器的读取操作及写入操作。23.根据权利要求17到22中任一权利要求所述的集成电路，其中在段被保护时，取决于保护设置，从一段执行的指令无法对不同段进行操作。24.根据权利要求17到23中任一权利要求所述的集成电路，其中在段被保护时，取决于保护设置，从一段执行的读取指令仅可对不同段的预定义...

【专利技术属性】
技术研发人员：迈克尔·卡瑟伍德，戴维·米基，布赖恩·克里斯，克洛姆·威尔基，贾森·萨克斯，安德鲁斯·瑞特，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国,US