半导体器件及制造其的方法技术

一种半导体器件包括：第一多沟道有源图案，其从衬底突出并具有第一高度；第二多沟道有源图案，其在衬底上、与衬底间隔开、并具有小于第一高度的第二高度；以及栅电极，其在衬底上、交叉第一多沟道有源图案和第二多沟道有源图案。

【技术实现步骤摘要】
半导体器件及制造其的方法
本公开涉及半导体器件及制造其的方法。
技术介绍
为了半导体器件密度增加，多栅晶体管已经作为按比例缩放技术之一被提出，根据多栅晶体管，成鳍形或纳米线形的多沟道有源图案(或硅体)形成在衬底上。然后栅极可以形成在多沟道有源图案的表面上。多栅晶体管可以允许容易的按比例缩放，因为它可以使用三维沟道。此外，能提高电流控制能力而无需增加多栅晶体管的栅极长度。此外，这可以有效地抑制短沟道效应(SCE)，短沟道效应(SCE)为沟道区的电位受漏极电压影响的现象。
技术实现思路
本公开的技术目的是提供包括包含半导体材料的型芯以及设置在型芯两侧中的外延沟道图案的半导体器件。本公开的另一技术目的是提供制造半导体器件的方法，该方法通过使用沿型芯上的硬掩模图案延伸的外延层能够形成包括半导体材料的型芯以及外延沟道图案。根据本公开的目的不限于以上阐述的那些，并且除以上阐述的那些之外的目的对于本领域技术人员将从以下描述中被清楚地理解。根据本专利技术构思的一方面，提供一种半导体器件，其包括：第一多沟道有源图案，其从衬底突出并具有第一高度；第二多沟道有源图案，其在衬底上、与衬底间隔开、并具有小于第一高度的第二高度；以及栅电极，其在衬底上、交叉第一多沟道有源图案和第二多沟道有源图案。根据本专利技术构思的另一方面，提供一种半导体器件，其包括：第一多沟道有源图案，其在衬底上具有第一高度；第二多沟道有源图案，其在衬底上、具有小于第一高度的第二高度；场绝缘膜，其在衬底上、部分地覆盖第一多沟道有源图案的侧壁和第二多沟道有源图案的侧壁；以及栅电极，其在场绝缘膜上、交叉第一多沟道有源图案和第二多沟道有源图案，其中从衬底到第一多沟道有源图案的最上部的高度等于或小于从衬底到第二多沟道有源图案的最上部的高度。根据本专利技术构思的另一方面，一种半导体器件包括：在衬底上具有第一高度的第一多沟道有源图案，第一多沟道有源图案与衬底间隔开；以及在衬底上具有第二高度的第二多沟道有源图案，第二多沟道有源图案与衬底间隔开，第二高度不同于第一高度。该半导体器件可以包括：场绝缘膜，其在衬底上、覆盖第一多沟道有源图案的侧壁和第二多沟道有源图案的侧壁、被插置在第二多沟道有源图案与衬底之间；以及栅电极，其在衬底上、交叉第一多沟道有源图案和第二多沟道有源图案。注意到，虽然未关于其具体地描述，但是关于一种实施方式描述的本专利技术构思的方面可以被合并在一不同的实施方式中。也就是，所有实施方式和/或任何实施方式的特征能以任何方式和/或组合来被组合。在下面阐述的说明书中详细说明本专利技术构思的这些和其它目的和/或方面。附图说明通过参照附图详细描述本公开的示例实施方式，本公开的以上及另外的目的、特征和优点对本领域普通技术人员将变得更加明显，附图中：图1是被提供以说明根据一些示例实施方式的半导体器件的示意顶视图；图2是在图1的线A-A上截取的剖视图；图3是从图2省略了第一栅电极和第一栅极绝缘膜的图2的视图；图4是在图1的线B-B上截取的剖视图；图5是被提供以说明根据一些示例实施方式的半导体器件的视图；图6是被提供以说明根据一些示例实施方式的半导体器件的视图；图7是被提供以说明根据一些示例实施方式的半导体器件的视图；图8是被提供以说明根据本公开的一些示例实施方式的半导体器件的视图；图9是被提供以说明根据一些示例实施方式的半导体器件的示意顶视图；图10是在图9的线C-C上截取的剖视图；图11是被提供以说明根据一些示例实施方式的半导体器件的示意顶视图；图12是在图11的线A-A和D-D上截取的剖视图；图13是被提供以说明根据一些示例实施方式的半导体器件的视图；图14是被提供以说明根据一些示例实施方式的半导体器件的视图；图15是被提供以说明根据一些示例实施方式的半导体器件的示意顶视图；图16是在图15的线A-A和D-D上截取的剖视图；图17至26是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法；图27至30是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法；图31和32是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法；图33A至37是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法；以及图38至43是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法。具体实施方式图1是被提供以说明根据本公开的一些示例实施方式的半导体器件的示意顶视图。图2是在图1的线A-A上截取的剖视图。图3是从图2省略了第一栅电极和第一栅极绝缘膜的图2的视图。图4是在图1的线B-B上截取的剖视图。参照图1至4，根据一些示例实施方式的半导体器件可以包括场绝缘膜105、第一外延沟道图案110、第二外延沟道图案115、第一型芯沟道图案120和第一栅电极130。衬底100可以是硅衬底，或者可以包括诸如硅锗、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物和/或镓锑化物的其它材料。在一些实施方式中，衬底100可以是具有形成在其上的外延层的基底衬底。第一型芯沟道图案120可以从衬底100突出。第一型芯沟道图案120可以在第一方向X1上伸长。如图2和3所示，第一型芯沟道图案120可以直接连接到衬底100，然而示例实施方式不限于此。半导体区域还可以设置在第一型芯沟道图案120与衬底100之间以将第一型芯沟道图案120连接到衬底100。第一外延沟道图案110和第二外延沟道图案115的每个可以在空间上与衬底100间隔开。第一外延沟道图案110和第二外延沟道图案115可以不直接连接到衬底100。此外，第一外延沟道图案110和第二外延沟道图案115可以不通过半导体区域直接连接到衬底100。第一外延沟道图案110和第二外延沟道图案115的每个可以在第一方向X1上伸长。第一型芯沟道图案120可以被置于第一外延沟道图案110与第二外延沟道图案115之间。在根据一些示例实施方式的半导体器件中，第一外延沟道图案110与第一型芯沟道图案120之间的距离L1可以与第二外延沟道图案115与第一型芯沟道图案120之间的距离L2基本上相同。在根据一些示例实施方式的半导体器件中，第一型芯沟道图案120、第一外延沟道图案110和第二外延沟道图案115可以分别是多沟道有源图案。例如，第一型芯沟道图案120、第一外延沟道图案110和第二外延沟道图案115可以每个为鳍型图案。第一型芯沟道图案120可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。例如，第一型芯沟道图案120可以包括诸如硅或锗的元素半导体材料。此外，第一型芯沟道图案120可以包括化合物半导体，诸如例如IV-IV族化合物半导体或III-V族化合物半导体。具体地，以IV-IV族化合物半导体为例，第一型芯沟道图案120可以是包括例如碳(C)、硅(Si)、锗(Ge)和/或锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者是用IV族元素掺杂的这样的二元化合物或三元化合物。以III-V族化合物半导体为例，第一型芯沟道图案120可以是二元化合物、三元化合物和四元化合物中的一种，其通过可以是铝(Al)、镓(Ga)和/或铟(In)中本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一多沟道有源图案，其从衬底突出并具有第一高度；第二多沟道有源图案，其在所述衬底上、与所述衬底间隔开、并具有小于所述第一高度的第二高度；以及栅电极，其在所述衬底上、交叉所述第一多沟道有源图案和所述第二多沟道有源图案。

【技术特征摘要】
2016.06.23 KR 10-2016-00785931.一种半导体器件，包括：第一多沟道有源图案，其从衬底突出并具有第一高度；第二多沟道有源图案，其在所述衬底上、与所述衬底间隔开、并具有小于所述第一高度的第二高度；以及栅电极，其在所述衬底上、交叉所述第一多沟道有源图案和所述第二多沟道有源图案。2.如权利要求1所述的半导体器件，其中从所述衬底到所述第一多沟道有源图案的最上部的高度等于或小于从所述衬底到所述第二多沟道有源图案的最上部的高度。3.如权利要求1所述的半导体器件，还包括在所述衬底上的场绝缘膜，其中所述场绝缘膜被插置在所述衬底与所述第二多沟道有源图案之间。4.如权利要求3所述的半导体器件，其中所述场绝缘膜覆盖所述第一多沟道有源图案的侧壁的一部分和所述第二多沟道有源图案的侧壁的一部分。5.如权利要求3所述的半导体器件，其中所述场绝缘膜不被插置在所述第一多沟道有源图案与所述衬底之间。6.如权利要求1所述的半导体器件，还包括第三多沟道有源图案，其在所述衬底上、与所述衬底间隔开、并具有小于所述第一高度的第三高度，其中所述第一多沟道有源图案位于所述第二多沟道有源图案与所述第三多沟道有源图案之间。7.如权利要求6所述的半导体器件，其中从所述衬底到所述第一多沟道有源图案的最上部的高度等于或小于从所述衬底到所述第三多沟道有源图案的最上部的高度。8.如权利要求6所述的半导体器件，其中所述第一多沟道有源图案与所述第二多沟道有源图案之间的距离基本上等于所述第一多沟道有源图案与所述第三多沟道有源图案之间的距离。9.如权利要求1所述的半导体器件，其中所述衬底包括第一区域和第二区域，所述第一多沟道有源图案和所述第二多沟道有源图案形成在所述第一区域中，以及所述半导体器件还包括第三多沟道有源图案，其在所述第二区域中的所述衬底上、与所述衬底间隔开、并具有小于所述第一高度的第三高度。10.如权利要求9所述的半导体器件，还包括在所述衬底上的场绝缘膜，其中所述场绝缘膜被插置在所述衬底与所述第二多沟道有源图案之间，以及在所述衬底与所述第三多沟道有源图案之间。11.如权利要求9所述的半导体器件，其中所述第二多沟道有源图案包括与所述第三多沟道有源图案不同的材料。12.如权利要求9所述的半导体器件，其中所述第一区域是其中形成第一导电类型的晶体管的区域，以及所述第二区域是其中形成与所述第一导电类型不同的第二导电类型的晶体管的区域。13.一种半导体器件，包...

【专利技术属性】
技术研发人员：梁炆承，徐东灿，金彻，宋宇彬，尹智堰，李承烈，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR