超结器件及其制造方法技术

本发明专利技术公开了一种超结器件，包括：形成于N型外延层中的由多个P型柱和N型柱交替排列组成的超结结构，在P型柱顶部形成有P型体区JFET注入区形成于各相邻的P型体区之间的N型柱的表面；在JFET注入区的底部还形成有第二N型区；第二N型区和P型体区在超结结构的顶部形成顶部电荷平衡区，以提升位于超结结构顶部的电场强度。本发明专利技术还公开了一种超结器件的制造方法。本发明专利技术器件能提高击穿电压，降低比导通电阻，能降低最大反向恢复电流，能增加栅漏电容、降低开关速度，改善EMI性能。

Hyperjunction devices and their manufacturing methods

The invention discloses a super junction device, including: N type epitaxial layer formed by a plurality of P column and N column alternately super junction structure composed of a N column, the formation of the surface between P type zone JFET P type injection region formed in the area adjacent to the in the top P column; in JFET injected into the area at the bottom is formed with a second N type region; second type N and P type zone forming the top charge balance area at the top of the super junction structure, in order to improve the electric field strength at the top of the super junction structure. The invention also discloses a method for the manufacture of a hyperjunction device. The device can improve breakdown voltage, reduce specific conduction resistance, reduce the maximum reverse recovery current, increase gate leakage capacitance, reduce switching speed, and improve EMI performance.

【技术实现步骤摘要】
超结器件及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种超结(superjunction)器件；本专利技术还涉及一种超结器件的制造方法。
技术介绍
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(VerticalDouble-diffusedMetal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。如图1所示，是现有超结器件的结构图，该超结器件为超结功率器件，这里是以N型超结器件为例进行介绍，对器件的掺杂类型进行相应的替换可以得到P型超结器件，这里对P型超结器件不做详细介绍。由图1可知，N型超结器件包括：栅极1，通常是由多晶硅组成即栅极1为多晶硅栅，厚度通常在之间。栅氧化层2，用来是实现栅极1和沟道的隔离，栅氧化层2的厚度决定了栅极1的耐压，通常为了保证一定的栅极1的耐压，栅氧化层2的厚度一般大于源区3，由N型重掺杂区即N+区组成，源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm2以上。P型体区(P-Body)5，P型体区5的掺杂剂量通常是在3e13/cm2～1e14/cm2之间，P型体区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。被栅极1覆盖的P型体区5的表面用于形成沟道，也称沟道区。空穴收集区4，由形成于所述P型体区5表面的P型重掺杂区即P+区组成。N型外延层7，其掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，N型外延层7作为器件的漂移区，N型外延层7的厚度决定了器件的击穿电压。P型柱6，P型柱6和由P型柱6之间的N型外延层7组成的N型柱交替排列形成超结结构，超结结构中，各P型柱6和对应的N型柱互补掺杂并实现对N型柱的横向耗尽，通过各P型柱6和相邻的N型柱之间的互相横向耗尽能够轻易实现对整个超结结构中的N型漂移区耗尽，从而能同时实现高的掺杂浓度和高的击穿电压。P型柱6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的。N型外延层7形成于半导体衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。超结功率器件为MOSFET器件时，由N型高掺杂的半导体衬底9组成漏区，并在半导体衬底9的背面形成由背面金属层组成的漏极。另外，为了防止高掺杂的半导体衬底9在工艺的热过程中扩散到漂移区中即N型外延层7中，通常在N型外延层7的底部还形成有N型缓冲层8；N型缓冲层8能够和N型外延层7的掺杂浓度保持一致，这时二者采用同一外延层组成，P型柱6的底部和半导体层9之间相隔所述N型缓冲层8。这样经过N型缓冲层8的缓冲后，能够防止工艺的热过程中半导体衬底9中的掺杂杂质扩散到超结结构的N型柱即N型外延层7中，从而不会造成漂移区的掺杂浓度提高以及不会使器件的击穿电压降低。JFET注入区10形成于N型柱的顶部表面且位于相邻的两个P型体区5之间，JFET注入区10用于降低器件的导通电阻；也即如果没有JFET注入区10，器件的导通电阻会增加，器件的导通电阻的增加主要是由于电子从沟道流出进入N型区域即漂移区后的分散电阻(spreadingresistance)提高了。另外，经过仿真可以验证，采用了图1所示的JFET注入区10以及未采用JFET注入区时器件的导通电阻的比较：仿真时，JFET注入区10的注入条件采用：注入能量为60keV，注入剂量为2e12cm-2。仿真结果为，当没有JFET注入区10的时候，超结器件的比导通电阻为2.27Ω×mm2，击穿电压为827.94V。而采用JFET注入区10以后，超结器件的比导通电阻为2.11Ω×mm2，击穿电压为829.74V。根据仿真结构可知，采用JFET注入区10和没有采用JFET注入区10，器件的击穿电压基本上没有变化，而器件的比导通电阻大幅降低，降低了8％。因此，JFET注入区10被广泛用于平面结构的超结器件中，用来提高器件的性能。在超结器件的设计中，为了保证器件具有足够的抗浪涌能力(EAS)，通常在设计的时候，让击穿发生在体内。如图3所示，曲线101是图1所示的现有超结器件沿对应的AA’位置处的电场强度分布曲线，图3中的X轴代表沿着图1中AA’位置的纵向深度，0微米代表硅和二氧化硅的界面，单位是微米；Y轴代表电场强度，单位是V/cm。可以看到最大电场的峰值在体内，这样器件的EAS能力更好。但是这个结构有一个问题：在沿着AA’的方向，电场强度从0增加的速度比较慢，使得很长的一段距离承受的电压比较低，也即虚线框103所对应的位置区域内该区域的电场强度的随深度上升速度较慢。虚线框103所对应的位置区域为超结结构的顶部区域，由于电场强度较小，这也使得曲线101中电场强度所覆盖的面积较小，器件的击穿电压较小。
技术实现思路
本专利技术所要解决的技术问题是提供一种超结器件，能够提高击穿电压。为此，本专利技术还提供一种超结器件的制造方法。为解决上述技术问题，本专利技术提供的超结器件包括：N型外延层，在所述N型外延层中形成有由多个P型柱和N型柱交替排列组成的超结结构，所述N型柱由各所述P型柱之间的所述N型外延层组成。在各所述P型柱顶部形成有P型体区，各所述P型体区还横向延伸到邻近的所述N型柱的顶部。在各所述P型体区表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道。JFET注入区形成于各相邻的所述P型体区之间的所述N型柱的表面，所述JFET注入区用于降低超结器件的导通电阻。在所述JFET注入区的底部还形成有第二N型区，所述第二N型区和所述P型体区在所述N型柱和所述P型柱的顶部形成顶部电荷平衡区，以提升位于所述P型体区的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻。进一步的改进是，所述第二N型区的注入能量大于所述JFET注入区的注入能量；所述第二N型区的注入区域采用所述JFET注入区的光罩进行定义；或者，所述第二N型区的注入区域采用和所述JFET注入区的光罩不同的光罩进行单独定义。进一步的改进是，所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于N型杂质总量的20％以及所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于P型杂质总量的20％。进一步的改进是，所述P型体区的延伸到所述N型柱中的部分和其底部的N型外延层组成PN缓变结，所述第二N型区的浓度峰值位置和所述PN缓变结平齐或在所述PN缓变结的正负1微米的深度范围内。进一步的改进是，所述第二N型区的横向宽度小于等于所述N型柱的宽度。或者，所述第二N型区的横向宽度大于所述N型柱的宽度，所述第二N型区和所述P型体区在横向上产生交叠，所述P型体区的两侧和相邻的所述第二N型区交叠后要求保证所述P型体区的未交叠区的宽度本文档来自技高网...

【技术保护点】
一种超结器件，其特征在于，包括：N型外延层，在所述N型外延层中形成有由多个P型柱和N型柱交替排列组成的超结结构，所述N型柱由各所述P型柱之间的所述N型外延层组成；在各所述P型柱顶部形成有P型体区，各所述P型体区还横向延伸到邻近的所述N型柱的顶部；在各所述P型体区表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道；JFET注入区形成于各相邻的所述P型体区之间的所述N型柱的表面，所述JFET注入区用于降低超结器件的导通电阻；在所述JFET注入区的底部还形成有第二N型区，所述第二N型区和所述P型体区在所述N型柱和所述P型柱的顶部形成顶部电荷平衡区，以提升位于所述P型体区的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻。

【技术特征摘要】
1.一种超结器件，其特征在于，包括：N型外延层，在所述N型外延层中形成有由多个P型柱和N型柱交替排列组成的超结结构，所述N型柱由各所述P型柱之间的所述N型外延层组成；在各所述P型柱顶部形成有P型体区，各所述P型体区还横向延伸到邻近的所述N型柱的顶部；在各所述P型体区表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道；JFET注入区形成于各相邻的所述P型体区之间的所述N型柱的表面，所述JFET注入区用于降低超结器件的导通电阻；在所述JFET注入区的底部还形成有第二N型区，所述第二N型区和所述P型体区在所述N型柱和所述P型柱的顶部形成顶部电荷平衡区，以提升位于所述P型体区的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻。2.如权利要求1所述的超结器件，其特征在于：所述第二N型区的注入能量大于所述JFET注入区的注入能量；所述第二N型区的注入区域采用所述JFET注入区的光罩进行定义；或者，所述第二N型区的注入区域采用和所述JFET注入区的光罩不同的光罩进行单独定义。3.如权利要求1和2所述的超结器件，其特征在于：所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于N型杂质总量的20％以及所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于P型杂质总量的20％。4.如权利要求1或2所述的超结器件，其特征在于：所述P型体区的延伸到所述N型柱中的部分和其底部的N型外延层组成PN缓变结，所述第二N型区的浓度峰值位置和所述PN缓变结平齐或在所述PN缓变结的正负1微米的深度范围内。5.如权利要求1或2所述的超结器件，其特征在于：所述第二N型区的横向宽度小于等于所述N型柱的宽度；或者，所述第二N型区的横向宽度大于所述N型柱的宽度，所述第二N型区和所述P型体区在横向上产生交叠，所述P型体区的两侧和相邻的所述第二N型区交叠后要求保证所述P型体区的未交叠区的宽度大于1微米。6.一种超结器件的制造方法，其特征在于，包括如下步骤：步骤一、提供一N型外延层，采用光罩进行定义在选定区域的所述N型外延层表面进行JFET注入形成JFET注入区；在所述JFET注入区的底部形成有第二N型区；步骤二、在所述N型外延层中形成由多个P型柱和N型柱交替排列组成的超结结构，所述N型柱由各所述P型柱之间的所述N型外延层组成；步骤三、进行P型体区注入在各所述P型柱顶部形...

【专利技术属性】
技术研发人员：曾大杰，肖胜安，
申请(专利权)人：深圳尚阳通科技有限公司，
类型：发明
国别省市：广东,44