一种低导通电阻的PMOS器件制造技术
A PMOS device with low conduction resistance
The invention provides a low conduction resistance PMOS device, which belongs to the field of power semiconductor device technology. The invention includes the metallized source, the P drift area, and the P set from top to bottom.
【技术实现步骤摘要】
一种低导通电阻的PMOS器件
本专利技术属于功率半导体
，具体涉及一种低导通电阻的PMOS器件。
技术介绍
功率金属-氧化物半导体场效应晶体管(MetalOxideSemiconductorField-EffectTransistor，MOSFET)的两个关键参数是击穿电压BV和导通电阻Ron。由于MOSFET器件属于单级型器件，其击穿电压与漂移区厚度和漂移区掺杂浓度有关，高的击穿电压需要厚的漂移区和低的漂移区掺杂浓度，然而这样会使得其导通电阻Ron增加。导通电阻Ron和耐压BV之间存在关系：Ron∝BV2.5，即硅极限。因此，随着器件耐压增加，导通电阻成指数增长趋势，功耗大大增加。特别地，在典型高压MOSFET器件中导通电阻主要由漂移区电阻决定。因此在不影响器件击穿电压性能的同时通过降低漂移区电阻来降低导通电阻具有重要的意义。因此研究者基于传统MOSFET结构进行改进，陈星弼院士等人提出了纵向超结结构，通过在传统MOSFET器件的漂移区中引入交替设置的P区和N区以代替原有的轻掺杂区作为漂移区，横向电场的引入使得纵向电场因二维电场效应由三角形(或者梯形分布)...
【技术保护点】
一种低导通电阻的PMOS器件，包括：P
【技术特征摘要】
1.一种低导通电阻的PMOS器件，包括：P+型衬底(2)，在所述P+型衬底(2)的背面具有金属化漏极(1)，在所述P+型衬底(2)的正面具有P型漂移区(3)，在P型漂移区(3)的表面下方具有N型体区(4)，所述N型体区(4)中具有沟槽(7)，所述沟槽(7)穿过N型体区(4)且底端延伸至P型漂移区(3)，沟槽(7)两侧的N型体区(4)的表面下方具有相邻的P+源区(5)和N+接触区(6)，在P+源区(5)和N+接触区(6)的表面上连接有金属化源极(15)；其特征在于，所述沟槽(7)中具有第一栅电极(8)、栅介质层(9)、第二栅电极(10)、第二介质层(11)、应变层(12)和第三介质层(13)；第一栅电极(8)通过第一介质层(14)与金属化源极(15)相隔离，第一栅电极(8)顶部外围或者两侧的沟槽内壁设有栅介质层(9)，第一栅电极(8)底部的外围或者两侧沟槽内壁设有与栅介质层(9)相接触的第三介质层(13)，第二栅电极(10)位于第一栅电极(8)的正下方并与之相接触，第二栅电极(10)外围或者两侧的沟槽内壁由外至内顺次设有应变层(12)和第二介质层(11)，所述应变层(12)的材料具有压缩应变特性，应变层(12)的厚度小于其临界厚度...
【专利技术属性】
技术研发人员：任敏，罗蕾，谢驰，李佳驹，李泽宏，高巍，张金平，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51
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