锁相环(PLL)架构制造技术

在一个实施例中，一种锁相环(PLL)包括：压控振荡器(VCO)；分频器，被配置为对VCO的输出信号进行分频以产生反馈信号；以及相位检测电路，被配置为检测参考信号与反馈信号之间的相位差，并且基于检测的相位差生成输出信号。该PLL还包括：比例电路，被配置为基于相位检测电路的输出信号生成控制电压，其中控制电压调谐VCO的第一电容以提供相位校正。该PLL进一步包括：积分电路，被配置为将控制电压转换为数字信号，对数字信号进行积分，并基于积分后的数字信号来调谐VCO的第二电容以提供频率跟踪。

【技术实现步骤摘要】
【国外来华专利技术】锁相环(PLL)架构
本公开的各方面一般地涉及频率合成，并且更特别地涉及锁相环(PLL)。
技术介绍
锁相环(PLL)可以在频率合成中用来通过将参考信号的频率乘以对应量以生成具有期望频率的信号。PLL广泛地被用来在无线通信系统、微处理系统和高速数据系统中提供具有期望频率的信号。
技术实现思路
下文提出了一个或多个实施例的简化概述以便提供对这些实施例的基本理解。这一概述不是所有设想到的实施例的广泛综述，并且既不意图标识所有实施例的关键性或决定性要素也不意图界定任何或所有实施例的范围。它的唯一目的是以简化形式提出一个或多个实施例的一些概念作为随后提出的更详细描述的前序。根据一个方面，本文描述了一种锁相环(PLL)。该PLL包括：压控振荡器(VCO)；分频器，被配置为对VCO的输出信号进行分频以产生反馈信号；以及相位检测电路，被配置为检测参考信号与反馈信号之间的相位差，并且基于检测的相位差生成输出信号。该PLL还包括：比例电路，被配置为基于相位检测电路的输出信号生成控制电压，其中控制电压调谐VCO的第一电容以提供相位校正。该PLL进一步包括：积分电路，被配置为将控制电压转换为数字信号，对数字信号进行积分，并基于积分后的数字信号来调谐VCO的第二电容以提供频率跟踪。第二方面涉及一种操作锁相环(PLL)的方法。该方法包括：划分压控振荡器(VCO)的输出信号的频率以产生反馈信号；检测参考信号与反馈信号之间的相位差；基于检测的相位差生成控制电压；以及使用控制电压来调谐VCO的第一电容以提供相位校正。该方法还包括：将控制电压转换为数字信号；对数字信号进行积分；以及基于积分后的数字信号来调谐VCO的第二电容以提供频率跟踪。第三方面涉及一种装置。该装置包括：用于划分压控振荡器(VCO)的输出信号的频率以产生反馈信号的部件；用于检测参考信号与反馈信号之间的相位差的部件；用于基于检测的相位差生成控制电压的部件；以及用于使用控制电压来调谐VCO的第一电容以提供相位校正的部件。该装置还包括：用于将控制电压转换为数字信号的部件；用于对数字信号进行积分的部件；以及用于基于积分后的数字信号来调谐VCO的第二电容以提供频率跟踪的部件。为了实现前述和相关的目的，一个或多个实施例包括后文完全描述的且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施例的某些说明性的方面。然而，这些方面指示各种实施例的原理可以被采用的各种方式中的仅一些方式，并且所描述的实施例意图包括所有这些方面和它们的等价物。附图说明图1示出了锁相环(PLL)的示例。图2示出了数字PLL的示例。图3示出了根据本公开的实施例的PLL。图4示出了根据本公开的实施例的压控振荡器(VCO)。图5是示出了根据本公开的实施例的用于操作PLL的方法的流程图。具体实施方式下面关于附图阐述的详细描述意图作为各种配置的描述，并且不意图表示本文描述的概念可以在其中被实践的仅有配置。该详细描述包括用于提供对各种概念的透彻理解之目的的具体细节。然而，对本领域的技术人员将明显的是，这些概念可以没有这些具体细节而被实践。在一些实例中，公知的结构和组件以框图形式示出以避免使这些概念模糊不清。图1示出了模拟PLL110的示例。PLL110包括相位检测器115、电荷泵120、环路滤波器130、压控振荡器(VCO)140、以及反馈分频器160。VCO140的输出为PLL110提供输出信号，如下面进一步讨论的，在PLL110中，输出信号的频率通过调整VCO140的输入电压而被控制。输出信号通过分频器160被反馈回到相位检测器115。分频器160将输出信号的频率除以N以产生反馈信号(标示为“FB”)，其具有等于fout/N的频率，其中fout是输出信号的频率。相位检测器115接收反馈信号FB和参考信号(标示为“REF”)作为输入。参考信号可能来自晶体振荡器或另一源。相位检测器115检测参考信号REF与反馈信号FB之间的相位差，并将所检测的相位差输出至电荷泵120。电荷泵120和环路滤波器130将所检测的相位差转换成控制VCO140的频率的控制电压(标示为“VCTRL”)。控制电压VCTRL在如下方向上调整VCO130的频率，该方向减少参考信号REF与反馈信号FB之间的相位差。当PLL110被锁定时，输出信号具有大约等于参考信号的频率N倍的频率。因此，PLL110将参考信号的频率乘以N。在这一示例中，当PLL110被锁定时，相位检测器115基于参考信号REF与反馈信号FB之间的相位差在参考信号的每个循环期间输出“上”信号或“下”信号。更特别地，当参考信号的相位超前于反馈信号的相位时，相位检测器115输出“上”信号，其中“上”信号的宽度与相位差成比例。当参考信号的相位滞后于反馈信号的相位时，相位检测器115输出“下”信号，其中“下”信号的宽度与相位差成比例。在这一示例中，电荷泵120包括第一电流源122、第一开关124、第二电流源128、以及第二开关126。开关124和126分别由来自相位检测器115的“上”信号和“下”信号控制。更特别地，当相位检测器115输出“上”信号时，第一开关124闭合。这允许来自第一电流源122的电流通过第一开关124流至环路滤波器130达到“上”信号的持续期(其和参考信号与反馈信号之间的相位差成比例)。当相位检测器115输出“下”信号时，第二开关126闭合。这使得第二电流源128通过第二开关128从环路滤波器130汲取电流达到“下”信号的持续期(其和参考信号与反馈信号之间的相位差成比例)。因此，电荷泵120在参考信号REF的相位超前于反馈信号FB的相位时向环路滤波器130输出电流，并且在参考信号REF的相位滞后于反馈信号FB的相位时从环路滤波器130汲取电流。环路滤波器130被用来稳定PLL110和减少抖动。如图1中所示出的，环路滤波器130可以使用电阻器-电容器(RC)滤波器来实施。在这一示例中，环路滤波器130包括电阻器R、第一电容器CZ、以及第二电容器CP。电阻器R产生控制电压VCTRL的与所检测的相位差近似成比例的分量以提供相位校正。第一电容器CZ对相位差进行积分以提供频率跟踪。第二电容器CP被用来平滑控制电压VCTRL上的(例如，由电荷泵的切换引起的)纹波噪声以减少抖动。通常，为了稳定性，第一电容器CZ的电容比第二电容器CP的电容大得多。在图1中的示例中，VCO140包括电感器-电容器(LC)储能器(tank)150、一对交叉耦合的PMOS晶体管142和144、以及一对交叉耦合的NMOS晶体管146和148。LC储能器150包括耦合至来自环路滤波器130的控制电压VCTRL的变抗器155和电感器L。变抗器155是压控电容器，其具有由控制电压VCTRL控制的电容并且可以利用金属氧化物半导体(MOS)变抗器来实施。LC储能器150的谐振频率是变抗器155的电容和电感器L的电感的函数。由于变抗器155的电容由控制电压VCTRL控制，所以LC储能器150的频率(并且因此VCO140的频率)由控制电压VCTRL控制。交叉耦合的PMOS晶体管142和144以及交叉耦合的NMOS晶体管146和148提供对LC储能器150中的寄生电阻进行补偿的负电阻。图1中的PLL110具本文档来自技高网...

【技术保护点】
一种锁相环(PLL)，包括：压控振荡器(VCO)；分频器，被配置为对所述VCO的输出信号进行分频以产生反馈信号；相位检测电路，被配置为检测参考信号与所述反馈信号之间的相位差，并且基于检测的所述相位差生成输出信号；比例电路，被配置为基于所述相位检测电路的所述输出信号生成控制电压，其中所述控制电压调谐所述VCO的第一电容以提供相位校正；以及积分电路，被配置为将所述控制电压转换为数字信号，对所述数字信号进行积分，并且基于积分后的所述数字信号来调谐所述VCO的第二电容以提供频率跟踪。

【技术特征摘要】
【国外来华专利技术】2015.03.10 US 14/644,0291.一种锁相环(PLL)，包括：压控振荡器(VCO)；分频器，被配置为对所述VCO的输出信号进行分频以产生反馈信号；相位检测电路，被配置为检测参考信号与所述反馈信号之间的相位差，并且基于检测的所述相位差生成输出信号；比例电路，被配置为基于所述相位检测电路的所述输出信号生成控制电压，其中所述控制电压调谐所述VCO的第一电容以提供相位校正；以及积分电路，被配置为将所述控制电压转换为数字信号，对所述数字信号进行积分，并且基于积分后的所述数字信号来调谐所述VCO的第二电容以提供频率跟踪。2.根据权利要求1所述的PLL，其中所述比例电路包括电阻器，所述电阻器被配置为生成所述控制电压的与检测的所述相位差近似成比例的分量。3.根据权利要求2所述的PLL，其中所述VCO包括至少一个变抗器，所述VCO的所述第一电容对应于所述至少一个变抗器的电容，并且所述控制电压耦合至所述至少一个变抗器。4.根据权利要求3所述的PLL，进一步包括被配置为生成操作点电压的电压发生电路，其中所述电阻器耦合在所述操作点电压与所述至少一个变抗器之间，所述操作点电压使所述控制电压居中于所述至少一个变抗器的线性区域内。5.根据权利要求2所述的PLL，其中所述比例电路进一步包括电容器，所述电容器被配置为减少所述控制电压上的纹波噪声。6.根据权利要求1所述的PLL，其中所述VCO包括电容器组，所述电容器组包括多个可开关电容器，所述VCO的所述第二电容对应于所述电容器组的电容，并且所述积分电路被配置为基于积分后的所述数字信号来调谐所述电容器组的所述电容。7.根据权利要求1所述的PLL，其中所述积分电路包括：Σ其中模数转换器(ADC)，被配置为将所述控制电压转换为所述数字信号；以及数字积分器，被配置为对所述数字信号进行积分。8.根据权利要求7所述的PLL，进一步包括第二分频器，所述第二分频器被配置为对所述VCO的所述输出信号进行分频以产生采样时钟信号，其中所述Σ出信ADC以与所述采样时钟信号的频率对应的采样率对所述控制电压进行采样。9.根据权利要求8所述的PLL，其中所述第二分频器以比所述第一分频器小的量来分频所述VCO的所述输出信号。10.根据权利要求7所述的PLL，其中所述VCO包括电容器组，所述电容器组包括多个可开关电容器，所述VCO的所述第二电容对应于所述电容器组的电容，并且所述积分电路被配置为基于积分后的所述数字信号来调谐所述电容器组的所述电容。11.根据权利要求10所述的PLL，其中所述积分电路进一步包括Σ其Δ调制器，所述Σ制器调制器被配置为将积分后的所述数字信号调制成数字调谐字，并且其中所述调谐字包括多个并行比特，所述并行比特中的每个比特控制所述电容器组中的所述可开关电容器中的相应一个可开关电容器。12.根据权利要求1所述的PLL，进一步包括粗略校准引擎，所述粗略校准引擎被配置为调谐所述VCO的第三电容。13.根据权利要求12所述的PLL，其中所述粗略校准引擎被配置为在所述PLL执行相位锁定之前调谐所述VCO的所述第三电容以设置所述VCO的初始输出频率。14.根据权利要求12所述的PLL，其中所述VCO包括电容器组，所述电容器组...

【专利技术属性】
技术研发人员：K·L·阿库迪亚，J·A·谢弗，B·班迪达，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US