用于过电压保护的装置和方法制造方法及图纸

本发明专利技术提供了一种保护装置，其被放置在输入或信号节点与待保护节点之间的串联连接。如果待保护节点是相对较高的阻抗节点，例如MOSFET的栅极，则保护装置不需要承载很多电流。这使它能够被构建得非常快。这使得其能够快速响应过电压事件以便保护连接到待保护节点的电路。该保护装置可以与提供更大载流能力和可控触发电压的其它保护单元结合使用，但是其本身作用较慢。

【技术实现步骤摘要】
【国外来华专利技术】用于过电压保护的装置和方法
本专利技术涉及用于保护电子电路免受过电压事件(例如静电放电事件)影响的过电压保护装置。
技术介绍
电子系统可以工作在环境和/或电路中，其中它们可能暴露于相对较短持续时间的电信号但对于其电子系统而言具有超过正常工作电压的较高或快速变化电压的瞬态过电压事件。瞬态过电压事件可以包括例如由电荷从物体或人突然释放到电子电路产生的静电放电事件。这种静电放电(ESD)或电过压(EOS)事件可能包括“人体”放电事件和“机器”放电事件。联合电子设备工程委员会(JEDEC)、国际电工委员会(IEC)、汽车工程委员会(AEC)和国际标准化组织(ISO)等各种组织制定了放电事件的标准。人体放电事件描述了静电放电事件，其中已经被充电的人可以通过与电子电路的接触来释放其静电电荷。例如，通过在放电事件开始后的一百纳秒内观察电路性能来测量这种事件。诸如国际电工委员会充电设备模型(IECCDM)之类的机器事件在放电开始后约600皮秒期间内测量设备性能。这种短时间尺度的静电放电事件可能导致金属氧化物半导体场效应晶体管(MOSFET)中的栅极氧化物损坏或集成电路内的结损害或电荷捕获。此外，即使瞬态事件不会对设备造成物理损坏，也可能引起闭锁(无意中产生低阻抗路径)，从而破坏集成电路的功能并且可能导致在闭锁电流路径中的自加热对集成电路的永久性损坏。因此，需要提供一种具有防止瞬态电气事件的集成电路。还希望提供具有可控触发电压和表示保持电压的可控“回跳”电压的过电压保护电路。过压保护电路可以提供小于触发电压但大于设备电源电压的保持电压。
技术实现思路
根据本专利技术的第一方面提供了一种用于具有待保护节点和输入节点的电路的过电压保护装置。过电压保护装置包括具有第一电流流节点、第二电流流节点和栅极的第一场效应晶体管。第一电流流节点可操作地耦合到输入节点并且第二电流流节点可操作地耦合到待保护节点。栅极连接到控制节点。当第一和第二电流流节点和栅极之间的电压差小于预定值时第一场效应晶体管导通并且当电压差超过预定值时第一场效应晶体管基本上不导通或用作控制电阻的电压。过电压保护装置还包括通常为高阻抗但可以响应于过电压事件变为导通的过电压保护单元。过电压保护单元连接在第一和第二电流流节点之一和电流放电路径之间。因此，可以使用场效应晶体管的快速响应来在输入节点和待保护节点之间放置相对高阻抗的路径。在某些配置中，场效应晶体管是结型场效应晶体管(FET)。使用结型场效应晶体管(FET)消除了与金属氧化物半导体场效应晶体管(MOSFET)相关的栅极氧化物损坏的风险。但是，为防止栅极损坏采取预防措施可以使用绝缘栅极设备。第一场效应晶体管应当在正常使用期间，即在没有静电放电(ESD)或电过压(EOS)事件的情况下，在输入节点和待保护节点之间提供相对较低的阻抗路径。这可以通过使用耗尽型装置来实现。过电压保护单元有利地耦合在输入节点和电流放电路径之间。过电压保护单元有利地包括一个或多个半导体装置，例如二极管或双极结型晶体管，其击穿电压可以被配置为设置期望的击穿电压并且被布置成将预期放电电流从输入节点安全地承载到电流放电路径而不会自己损坏并且不会对第一场效应晶体管过压。根据本专利技术的第二方面提供了包括根据本专利技术的第一方面的至少一个过电压保护装置的集成电路。根据本专利技术的第三方面提供了一种保护待保护节点免受电过压或过应力事件的方法。该方法包括将电压控制的阻抗放置在待保护节点的信号路径中并且响应于超过阈值电压的信号路径中的电压而增加压控电阻的阻抗。在某些配置中，压控电阻包括受电压控制的电阻并且该方法还包括响应于超过阈值电压的信号路径中的电压来增加压控电阻的阻抗。连接在压控电阻和电流放电路径之间的一个或多个装置有利地提供了另外的放电路径，其中当信号路径中的电压小于第二阈值时其它装置处于高阻抗状态并且当这些装置上的电压超过第二阈值时转变到低阻抗状态。另一方面，一种电子系统被提供。该电子系统包括连接在输入节点和待保护节点之间的一个或多个串联过电压保护结型场效应晶体管(JFETs)。一个或多个串联过电压保护JFETs在输入节点和待保护节点之间提供电压阻塞以响应输入节点处的电过应力事件。电子系统还包括电连接到待保护节点的内部电路并且一个或多个串联过电压保护JFETs具有小于内部电路的击穿电压的夹断电压。该电子系统还包括连接在输入节点和放电节点之间的并联过电压保护双极装置。该并联过电压保护双极装置从高阻抗状态转变到低阻抗状态以响应输入节点处的电过应力事件。附图说明现在将参照附图通过非限制性示例来描述本专利技术的实施方案。图1是可调过电压保护装置的布局示意图，其适于提供针对某些电过电压力事件的保护；图2示出了横向NPN晶体管的布局，其转向性能被模拟并在图3a至3d中示出；图3a至3d分别示出了在开始过电压事件之后4x10-12、6x10-12、15x10-9和100x10-9秒的图2中晶体管内的影响电离区域和耗尽区域边界的演变；图4是通过横向NPN晶体管的一部分的横截面图示意性地示出了引起相应载体传输时间的装置的区域；图5是部署在集成电路中的常规高阻抗过电压保护装置的电路图；图6是示出根据实施方案的常规低阻抗过电压保护装置部署的电路图；图7示出了与常规高阻抗过电压保护装置协作的包括常规低阻抗过电压保护装置的图6的进一步变型；图8更详细地示出了图7的保护电路的实施方案的电路图；图9是具有两个串联连接的晶体管的保护电路的电路图；图10是适用于本专利技术的实施方案中的结型场效应晶体管(JFET)的示意性横截面，并且已经被修改以通过漏极与栅极距离增加和以场板的形式使用复活机制来增强其最大工作电压；图11示出了其中多个串联连接的晶体管的栅极通过电容分压器连接以分享它们之间的过电压的电路；图12示出了响应于过电压事件的根据实施方案的过电压保护电路的响应；图13示出了本专利技术的另一实施方案；图14a和14b是示出了在发生ESD事件之后分别在0.6ns和100ns的实施方案的过电压保护装置内的模拟电场强度和耗尽区域边界的图；图15a和15b是示出了当晶体管连接到低阻抗负载时，ESD事件发生之后分别为0.6ns和100ns的图14a和14b的过电压保护装置内的模拟电流流动的图；图16a是示出了在过电压事件开始之后100ns的晶体管中和晶体管连接到高阻抗负载时的电场强度和耗尽区域边界的图；并且图16b示出了在过电压事件开始之后100ns的晶体管中的模拟电流流动；和图17示出了作为待保护节点处的低负载阻抗和高负载阻抗的时间功能的晶体管400的源极处的电流和电压。图18是根据一个实施方案的过电压保护系统的示意图。图19是根据一个实施方案的多芯片电子系统的示意图。具体实施方式如本文所使用的诸如上述、下面、等等的术语是指如图所示定向的装置并应相应地解释。还应当理解的是由于半导体装置(例如晶体管)内的区域是通过掺杂具有不同杂质或不同浓度杂质的半导体材料的不同部分来限定的，不同区域之间的离散物理边界可能实际上不存在于完成的装置，但是区域可以从一个过渡到另一个。附图中所示的一些边界是这种类型的并且仅仅是为了帮助读者而被示出为突兀的结构。在下述实施方案中，p型区域可以包括诸如硼的p型半导体材料作为掺杂剂。此外，n型区本文档来自技高网...

【技术保护点】
一种电子系统，包括：连接在输入节点和待保护节点之间的一个或多个串联过电压保护结型场效应晶体管(JFETs)，其中所述一个或多个串联过电压保护JFETs在所述输入节点和所述待保护节点之间提供电压阻塞以响应所述输入节点处的电过应力事件；电连接到所述待保护节点的内部电路，其中所述一个或多个串联过电压保护JFETs具有小于所述内部电路的击穿电压的夹断电压；和连接在所述输入节点和放电节点之间的并联过电压保护双极装置，其中所述并联过电压保护双极装置从高阻抗状态转变到低阻抗状态以响应所述输入节点处的所述电过应力事件。

【技术特征摘要】
【国外来华专利技术】2015.03.16 US 14/658,7791.一种电子系统，包括：连接在输入节点和待保护节点之间的一个或多个串联过电压保护结型场效应晶体管(JFETs)，其中所述一个或多个串联过电压保护JFETs在所述输入节点和所述待保护节点之间提供电压阻塞以响应所述输入节点处的电过应力事件；电连接到所述待保护节点的内部电路，其中所述一个或多个串联过电压保护JFETs具有小于所述内部电路的击穿电压的夹断电压；和连接在所述输入节点和放电节点之间的并联过电压保护双极装置，其中所述并联过电压保护双极装置从高阻抗状态转变到低阻抗状态以响应所述输入节点处的所述电过应力事件。2.根据权利要求1所述的电子系统，还包括第一管芯和第二管芯，其中所述一个或多个串联过电压保护JFETs和所述并联过电压保护双极装置集成在所述第一管芯上，并且其中所述内部电路集成在所述第二管芯上。3.根据权利要求2所述的电子系统，其中所述第一管芯包括硅芯片，并且所述第二管芯包括化合物半导体芯片。4.根据权利要求2所述的电子系统，其中所述第一管芯和所述第二管芯实现为封装的电子部件。5.根据权利要求2所述的电子系统，其中所述第一管芯和所述第二管芯在多芯片模块(MCM)中实现。6.根据权利要求1所述的电子系统，其中所述夹断电压大于所述待保护节点的标称工作电压。7.根据权利要求1所述的电子系统，其中所述夹断电压小于所述并联过电压保护双极装置的触发电压。8.根据权利要求1所述的电子系统，在所述并联过电压保护双极装置从所述高阻抗状态转变到所述低阻抗状态时，其中所述一个或多个串联过电压保护JFETs可操作地禁止所述待保护节点处的电压过冲。9.根据权利要求1所述的电子系统，其中所述并联过电压保护双极装置具有至少一个可控触发电压或可控保持电压。10.根据权利要求1所述的电子系统，其中所述并联过电压保护双极装置包括：半导体层；所述半导体层中的基极区域；所述半导体层中的集电极区域；和所述半导体层中的发射极区域，其中所述集电极区域和所述发射极区域彼此相邻，其中所述集电极区域、所述基极区域和所述发射极区域作为水平双极晶体管工作。11.根据权利要求10所述的电子系统，其中所述并联过电压保护双极装置还包括在所述基极区域下方间隔开并掺杂与所述基极区域相同的导电类型的半导体掩埋区域，其中所述掩埋区域抑制垂直双极晶体管的形成。12.根据权利要求11所述的电子系统，其中所述集电极和所述基极区域之间的间隔宽度建立所述并联过电压保护双极装置的触发电压。13.根据权利要求11所述的电子系统，其中所述基极区域的空间参数建立所述并联过电压保护双极装置的保持电压。14.根据权利要求1所述的电子系统，其中所述一个或多个串联过电压保护JFETs包括：第一掺杂类型的半导体区域；所述半导体区域中的所述第一掺杂类型的漏极区域；和所述半导体区域中的第二掺杂型的顶部栅极区域，其中所述漏极区域和所述顶部栅极区域之间的距离对应于漂移区域。15.根据权利要求14所述的电子系统，还包括在所述漂移区域上的一个或多个场板。16.根据权利要求15所述的电子系统，其中所述一个或多个场板包括第一长度的第一场板和大于所述第一长度的第二长度的第二场板，其中所述第一场板位于所述第二场板和所述漂移区域之间。17.根据权利要求14所述的电子系统，还包括在所述半导体区域中的所述第一掺杂类型的源极区域，其中所述漏极区域和所述顶部栅极区域之间的距离大于所述源极区域和所述顶部栅极区域之间的距离。18.根据权利要求17所述的电子系统，其中所述源极区域和所述顶部栅极区域通过金属化电气彼此电连接。19.根据权利要求1所述的电子系统，其中所述一个或多个串联过电压保护JFETs包括第一JFET，其包括电连接到所述待保护节点的源极、电连接到所述输入节点的漏极和电连接到所述待保护节点的栅极。20.根据权利要求1所述的电子系统，其中所述一个或多个串联过电压保护JFETs包括串联的两个或多个JFETs。21.根据权利要求20所述的电子系统，还包括电容性分压器，其包括电连接到所述输入节点的第一端，其中所述电容分压器被配置为控...

【专利技术属性】
技术研发人员：E·J·考尼，
申请(专利权)人：亚德诺半导体集团，
类型：发明
国别省市：百慕大群岛,BM