适合FPGA的超高速数传接收机并行位定时同步方法和装置制造方法及图纸

本发明专利技术公开了一种适合FPGA的超高速数传接收机并行位定时同步方法和装置，属于通信技术领域。所述方法包括：在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值，根据所述插值基准点的参数值和所述插值小数间隔的参数值，获取误差结果，判断所述误差结果是否满足预设条件，当所述误差结果不满足所述预设条件时，根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，并重新获取误差结果，直到所述误差结果满足所述预设条件。本发明专利技术通过多路位定时同步计算通道并行运行，在保持较低的时钟频率不变的情况下，付出较少硬件开销，极大地提高位定时同步的数据吞吐量，提高了位定时同步的效率。

【技术实现步骤摘要】
适合FPGA的超高速数传接收机并行位定时同步方法和装置
本专利技术涉及通信
，特别涉及一种适合FPGA的超高速数传接收机并行位定时同步方法和装置。
技术介绍
随着无线通信技术的不断发展，通过无线通信技术进行数据传输的速率也在不断提高，目前出现的超高速无线数据传输系统(简称“超高速数传系统”)的传输速率可以达到600Mbps(Millionbitspersecond，兆比特每秒)至6Gbps(Gigabitspersecond，千兆比特每秒)之间。超高速数传系统中，由于数据传输的发送端和接收端存在时钟差和多普勒码偏，而接收端需要在每个符号周期的最佳采样时刻进行采样，因此接收端需要通过位定时同步技术确定每个符号周期的最佳采样时刻。具体地，接收端(例如FPGA(Field－ProgrammableGateArray，即现场可编程门阵列))在进行位定时同步的过程中，可以先对位定时误差进行估计，得到与真实位定时误差成比例的估计误差，再对该估计误差进行滤波和重采样等操作，不断校正位定时误差，循环上述过程直到输出的位定时误差为0或者为固定值，则完成位定时同步，从而确定每个符号周期的最佳采样时刻。在实现本专利技术实施例的过程中，专利技术人发现在进行位定时同步的过程中至少存在以下问题：由于上述位定时同步过程比较复杂，当FPGA作为接收端时，FPGA受到运算能力的限制，无法在超高速数传系统中及时对接收的符号进行位定时同步运算，导致位定时同步效率较低。
技术实现思路
为了解决现有技术的问题，本专利技术实施例提供了一种适合FPGA的超高速数传接收机并行位定时同步方法和装置。所述技术方案如下：一方面，提供了一种适合FPGA的超高速数传接收机并行位定时同步方法，所述方法包括：在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值；所述位定时同步计算通道用于指示并行位定时同步的线程；根据所述插值基准点的参数值和所述插值小数间隔的参数值，获取误差结果；所述误差结果用于指示当前采样时刻与最佳采样时刻之间的误差；判断所述误差结果是否满足预设条件；当所述误差结果不满足所述预设条件时，根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，并重新获取误差结果，直到所述误差结果满足所述预设条件。可选的，所述根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，包括：根据所述误差结果，计算得到相位增量和相位控制字；根据所述相位增量和所述相位控制字，更新所述插值基准点的参数值和所述插值小数间隔的参数值。可选的，所述方法还包括：获取位定时同步计算通道数目；所述获取插值基准点的参数值和插值小数间隔的参数值，包括：根据所述位定时同步计算通道数目，确定所述插值基准点的参数值和所述插值小数间隔的参数值。可选的，所述判断所述误差结果是否满足预设条件，包括：判断所述误差结果所指示的误差是否为0；和/或，判断所述误差结果是否与上一次获取的误差结果一致。另一方面，提供了一种适合FPGA的超高速数传接收机并行位定时同步装置，所述装置包括：第一获取模块，用于在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值；所述位定时同步计算通道用于指示并行位定时同步的线程；第二获取模块，用于根据所述插值基准点的参数值和所述插值小数间隔的参数值，获取误差结果；所述误差结果用于指示当前采样时刻与最佳采样时刻之间的误差；判断模块，用于判断所述误差结果是否满足预设条件；更新模块，用于当所述误差结果不满足所述预设条件时，根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，并重新获取误差结果，直到所述误差结果满足所述预设条件。可选的，所述更新模块包括：计算子模块，用于根据所述误差结果，计算得到相位增量和相位控制字；更新子模块，用于根据所述相位增量和所述相位控制字，更新所述插值基准点的参数值和所述插值小数间隔的参数值。可选的，所述装置还包括：第三获取模块，用于获取位定时同步计算通道数目；所述第一获取模块包括：确定子模块，用于根据所述位定时同步计算通道数目，确定所述插值基准点的参数值和所述插值小数间隔的参数值。可选的，所述判断模块包括：第一判断子模块，用于判断所述误差结果所指示的误差是否为0；和/或，第二判断子模块，用于判断所述误差结果是否与上一次获取的误差结果一致。本专利技术实施例提供的技术方案带来的有益效果是：本专利技术实施例提供的适合FPGA的超高速数传接收机并行位定时同步方法和装置，通过获取插值基准点的参数值和插值小数间隔的参数值，并根据获取的参数值获取误差结果，判断误差结果是否满足预设条件。当误差结果不满足预设条件时，根据误差结果更新插值基准点的参数值和插值小数间隔的参数值，并重新获取误差结果，直到误差结果满足所述预设条件。在保持较低的时钟频率不变的情况下，通过多路位定时同步计算通道并行运行，付出较少硬件开销，极大地提高位定时同步的数据吞吐量，提高了位定时同步的效率。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术实施例提供的一种适合FPGA的超高速数传接收机并行位定时同步方法实施例的步骤流程图；图2是本专利技术实施例提供的一种适合FPGA的超高速数传接收机并行位定时同步方法实施例的步骤流程图；图3是本专利技术实施例提供的状态机的示意图；图4是本专利技术实施例提供的一种适合FPGA的超高速数传接收机并行位定时同步装置的框图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。参照图1，示出了本专利技术的一种适合FPGA的超高速数传接收机并行位定时同步方法实施例的步骤流程图，具体可以包括：步骤101、在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值。其中，该位定时同步计算通道用于指示并行位定时同步的线程。在进行位定时同步的过程中，需要根据各个插值点对接收的数据进行插值采样，判断当前的插值点是否为最佳采样点，也即是判断是否为最佳采样时刻。其中，该插值点可以包括插值基准点和插值小数间隔，该插值基准点可以为整数部分，该插值小数间隔可以为小数部分。而且，为了确保及时对接收的数据进行插值采样，得到最佳采样时刻，需要至少两个位定时同步计算通道并行运行。因此，在进行位定时同步的过程中，可以先根据位定时同步计算通道数目，确定需要插值采样的次数。由于通常需要三次内插结果才能判断当前的插值点是否为最佳采样点，因此插值采样的次数为位定时同步计算通道数目的三本文档来自技高网...

【技术保护点】
一种适合FPGA的超高速数传接收机并行位定时同步方法，其特征在于，所述方法包括：在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值；所述位定时同步计算通道用于指示并行位定时同步的线程；根据所述插值基准点的参数值和所述插值小数间隔的参数值，获取误差结果；所述误差结果用于指示当前采样时刻与最佳采样时刻之间的误差；判断所述误差结果是否满足预设条件；当所述误差结果不满足所述预设条件时，根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，并重新获取误差结果，直到所述误差结果满足所述预设条件。

【技术特征摘要】
1.一种适合FPGA的超高速数传接收机并行位定时同步方法，其特征在于，所述方法包括：在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值；所述位定时同步计算通道用于指示并行位定时同步的线程；根据所述插值基准点的参数值和所述插值小数间隔的参数值，获取误差结果；所述误差结果用于指示当前采样时刻与最佳采样时刻之间的误差；判断所述误差结果是否满足预设条件；当所述误差结果不满足所述预设条件时，根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，并重新获取误差结果，直到所述误差结果满足所述预设条件。2.根据权利要求1所述的方法，其特征在于，所述根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，包括：根据所述误差结果，计算得到相位增量和相位控制字；根据所述相位增量和所述相位控制字，更新所述插值基准点的参数值和所述插值小数间隔的参数值。3.根据权利要求1所述的方法，其特征在于，所述方法还包括：获取位定时同步计算通道数目；所述获取插值基准点的参数值和插值小数间隔的参数值，包括：根据所述位定时同步计算通道数目，确定所述插值基准点的参数值和所述插值小数间隔的参数值。4.根据权利要求1所述的方法，其特征在于，所述判断所述误差结果是否满足预设条件，包括：判断所述误差结果所指示的误差是否为0；和/或，判断所述误差结果是否与上一次获取的误差结果一致。5.一种适合FPGA的超...

【专利技术属性】
技术研发人员：贺岷珏，冯志强，周章伦，雷鹏勇，谌伟，黄凯，
申请(专利权)人：中国电子科技集团公司第二十九研究所，中国人民解放军火箭军装备研究院，
类型：发明
国别省市：四川,51