带有延迟反馈回路的CPLD制造技术

本发明专利技术涉及一种带有延迟反馈回路的CPLD。该CPLD包括DLL、与DLL连接的n个可变延时器、各个逻辑单元及延迟反馈回路；DLL产生1路第一时钟信号和n路相位延时编码；DLL将第一时钟信号传输至各个逻辑单元；相位延时编码与可变延时器一一对应，可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至各个逻辑单元；延迟反馈回路由DLL的时钟输出端不经由CPLD的时钟树分布与DLL的时钟返回端连接。本发明专利技术可为CPLD逻辑单元提供不同时钟信号，增加CPLD延时补偿、时钟调整、相位调整和多个同步或异步时钟不同相位移功能，扩展CPLD应用领域到数字信息读取的应用，简化电路设计与系统集成，降低功耗、开发与物料成本，使用方便。

CPLD with delay feedback loop

The present invention relates to a CPLD with a delayed feedback loop. The CPLD includes DLL, DLL and N connected a variable delay device, each logic unit and delay feedback loop; DLL generate 1 first clock signal and N phase delay encoding; DLL will be the first clock signal is transmitted to each logic unit; phase delay encoding and variable delay device corresponding variable delay device according to the phase delay the corresponding encoding second clock signal receiving the phase shift, and the second phase clock signal is transmitted to each logic unit shift; delay clock output feedback to DLL routing through the clock tree distribution of CPLD and DLL clock back end connection. The invention can provide different clock signal for CPLD logic unit CPLD increased delay compensation, clock adjustment, phase adjustment and multiple synchronous or asynchronous clock phase shift function, application and extension of CPLD application to digital information read, simplified design and system circuit, reduce power consumption, development and material cost, easy to use.

【技术实现步骤摘要】
带有延迟反馈回路的CPLD
本专利技术属于集成电路设计
，具体涉及一种带有延迟反馈回路的CPLD。
技术介绍
编程逻辑器件是指一切可通过软件手段配置、更改器件内部连接结构和逻辑单元，完成既定设计功能的数字集成电路。常用的可编程逻辑器件主要有简单的逻辑阵列(PAL/GAL)、复杂可编程逻辑器件(CPLD)和现场可编程逻辑阵列(FPGA)等3大类。请参见图1，CPLD的结构主要是由可编程的逻辑单元围绕中心的可编程互连矩阵单元(即图中的“布线池、布线矩阵”)组成。其中，所述逻辑单元具有多个逻辑宏单元(MacroCell)，逻辑宏单元结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑单元的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。在现有技术中，由于CPLD提供的时钟管理过于简单，必须有搭配的锁相环(PLL)提供去时钟偏移，调整时钟延迟，进行频率综合等，可参照图2，系统时钟分布可由PLL调控。但是由于PLL中用到的压控震荡器(VCO)存在不稳定性和相位偏移的积累，因而在补偿时钟分布网路造成的时间延迟时，会降低了PLL的性能，并且PLL所产生的时钟在完成相位移，频率倍频，频率分频等功能后，仍然与输入时钟同步，PLL不能够处理异步时钟的相位移功能。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种带有延迟反馈回路的CPLD。本专利技术要解决的技术问题是：如何克服CPLD中集成PLL时的时钟不稳定与相位偏移积累问题。以及提供多个相同频率的异步时钟源的相位移功能。本专利技术的一个实施例提供了一种带有延迟反馈回路的CPLD，包括延迟锁相环、与所述延迟锁相环连接的n个可变延时器、各个逻辑单元及延迟反馈回路，所述n为不小于1的整数；其中，所述延迟锁相环产生1路第一时钟信号和n路相位延时编码；其中，所述延迟锁相环将所述第一时钟信号传输至各个所述逻辑单元；所述相位延时编码与所述可变延时器一一对应，所述可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至各个所述逻辑单元；所述延迟反馈回路由所述延迟锁相环的时钟输出端不经由所述CPLD的时钟树分布与所述延迟锁相环的时钟返回端连接。在本专利技术的一个实施例中，所述延迟锁相环将所述第一时钟信号由所述延迟锁相环内部的可变延时器进行延迟，并将延迟后的延迟编码传输至各个所述逻辑单元。在本专利技术的一个实施例中，所述CPLD设有n个时钟输出端，所述n个时钟输出端与所述n个可变延时器一一对应连接，所述时钟输出端连接到各个所述逻辑单元以及外部时钟输出端。在本专利技术的一个实施例中，所述CPLD还包括：n+1条相位选择支路，所述延迟锁相环上用于输出所述第一时钟信号的输出端与各个所述逻辑单元以及外部时钟输出端之间通过1条相位选择支路连接，各可变延时器与各个所述逻辑单元以及对应的外部时钟输出端之间通过其余相位选择支路中的1条相位选择支路连接。在本专利技术的一个实施例中，每条相位选择支路均包括：第三数据选择器和缓冲器。在本专利技术的一个实施例中，每条相位选择支路均包括：第三数据选择器、缓冲器和二选一相位选择器。在本专利技术的一个实施例中，所述CPLD还包括：第一数据选择器；所述第一数据选择器的输出端与所述延迟锁相环的时钟返回端连接，所述第一数据选择器的1个输入端与所述延迟锁相环上用于输出所述第一时钟信号的输出端连接，所述第一数据选择器的另1个输入端与所述延迟锁相环的时钟输出端连接。在本专利技术的一个实施例中，所述CPLD还包括：m个外部时钟输入端和第二数据选择器，1个外部时钟输入端与所述第二数据选择器的1个输入端连接，其余外部时钟输入端中的n个与所述n个可变延时器一一对应连接，所述第二数据选择器的输出端与所述延迟锁相环的时钟输入端连接，m为不小于n+1的整数。在本专利技术的一个实施例中，所述CPLD设有外部时钟返回端，所述外部时钟返回端与所述第一数据选择器剩余输入端中的1个输入端连接。本专利技术实施例，本专利技术通过将延迟锁相环DLL集成于CPLD中，能够克服CPLD中集成PLL时的不稳定与相位偏移积累问题，为CPLD中的逻辑单元提供不同的时钟信号，使CPLD增加延时补偿、时钟调整、相位调整，并提供多个相同频率的异步时钟信号源不同的相位移功能，扩大CPLD的应用领域到数字信息读取的应用，简化电路设计与系统集成，降低功耗、开发成本与物料成本，使用方便。附图说明图1为现有技术中CPLD的内部逻辑框图；图2为现有技术中CPLD搭配锁相环PLL的时钟分布电路原理图；图3为现有技术中DLL的电路原理图；图4为本专利技术实施例提供的一种CPLD的电路原理图；图5为图4所示的CPLD中集成的可变延时器与DLL的一种关系的电路原理图；图6为图4所示的CPLD中集成的可变延时器与DLL的另一种关系的电路原理图；图7为图4所示的CPLD中集成的DLL的电路原理图。具体实施方式下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。下面以所述延时锁相环产生4路时钟信号(即n＝3)为例来说明本专利技术，但不限定本专利技术的保护范围。请参见图3至图7，所述复杂可编程逻辑器件内部集成有：延迟锁相环和与所述延迟锁相环连接的n个可变延时器，所述n为不小于1的整数；所述延迟锁相环产生1路第一时钟信号和n路相位延时编码，所述相位延时编码与所述可变延时器一一对应，所述可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元。在具体应用中，所述延迟锁相环通常可将所述第一时钟信号由所述延迟锁相环内部的可变延时器进行延迟，并将延迟后的延迟编码传输至所述复杂可编程逻辑器件中的各个逻辑单元，请参见图5，所述复杂可编程逻辑器件还包括：由所述延迟锁相环的时钟输出端不经由CPLD的时钟树分布与所述延迟锁相环的时钟返回端连接的延迟反馈回路；在这种情况下，所述复杂可编程逻辑器件的时钟来源由外部时钟输入端提供，为便于对外部电路提供不同相位移的多个时钟信号，优选地，所述复杂可编程逻辑器件设有n个时钟输出端(本实施方式中，该时钟输出端采用复杂可编程逻辑器件上的I/O单元实现)，所述n个时钟输出端与所述n个可变延时器一一对应连接，所述时钟输出端连接到所述复杂可编程逻辑器件中的各个逻辑单元以及外部时钟输出端。可理解的是，图5所示的本实施例的复杂可编程逻辑器件中集成的可变延时器与延迟锁相环DLL的关系的电路图的原理具体为：DLL的使用方式是DLL内部回路，Uo和Ui(时钟0)匹配，不经由时钟树的分布，即时钟0经由DLL产生延时编码，时钟1，时钟2，等接收端时钟或读取时钟使用可变延时器和延时编码，产生适当的相位移，以读取接收端的数字信号。这种配置方式三个内部时钟都是输入时钟的相位移，可同时支持3个通讯通道的数字信息的接收；在另一具体应用中，所述延迟锁相环可将所述第一时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元，请参见图6，所述延迟锁相环将所述第一时钟信号由所述延迟锁相环内部的可变延时器经由CPLD的时钟树进行延迟反馈回路，得到延迟后本文档来自技高网...

【技术保护点】
一种带有延迟反馈回路的CPLD，其特征在于，包括延迟锁相环、与所述延迟锁相环连接的n个可变延时器、各个逻辑单元及延迟反馈回路，所述n为不小于1的整数；其中，所述延迟锁相环产生1路第一时钟信号和n路相位延时编码；其中，所述延迟锁相环将所述第一时钟信号传输至各个所述逻辑单元；所述相位延时编码与所述可变延时器一一对应，所述可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至各个所述逻辑单元；所述延迟反馈回路由所述延迟锁相环的时钟输出端不经由所述CPLD的时钟树分布与所述延迟锁相环的时钟返回端连接。

【技术特征摘要】
1.一种带有延迟反馈回路的CPLD，其特征在于，包括延迟锁相环、与所述延迟锁相环连接的n个可变延时器、各个逻辑单元及延迟反馈回路，所述n为不小于1的整数；其中，所述延迟锁相环产生1路第一时钟信号和n路相位延时编码；其中，所述延迟锁相环将所述第一时钟信号传输至各个所述逻辑单元；所述相位延时编码与所述可变延时器一一对应，所述可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至各个所述逻辑单元；所述延迟反馈回路由所述延迟锁相环的时钟输出端不经由所述CPLD的时钟树分布与所述延迟锁相环的时钟返回端连接。2.根据权利要求1所述的CPLD，其特征在于，所述延迟锁相环将所述第一时钟信号由所述延迟锁相环内部的可变延时器进行延迟，并将延迟后的延迟编码传输至各个所述逻辑单元。3.根据权利要求1所述的CPLD，其特征在于，所述CPLD设有n个时钟输出端，所述n个时钟输出端与所述n个可变延时器一一对应连接，所述时钟输出端连接到各个所述逻辑单元以及外部时钟输出端。4.根据权利要求3所述的CPLD，其特征在于，所述CPLD还包括：n+1条相位选择支路，所述延迟锁相环上用于输出所述第一时钟信号的输出端与各个所述逻辑单元以及外部时钟输...

【专利技术属性】
技术研发人员：程显志，贾红，陈维新，韦嵚，
申请(专利权)人：西安智多晶微电子有限公司，
类型：发明
国别省市：陕西,61