一种24进制减法计数电路及芯片制造技术

本发明专利技术适用于集成电路技术领域，提供了一种24进制减法计数电路及芯片。本发明专利技术中，24进制减法计数电路通过采用成本较低的反相模块和分频计数模块代替微控制器，对输入的脉冲信号进行反相并生成反相脉冲信号，并根据脉冲信号和反相脉冲信号执行从数值23至数值0的循环减计数，并输出相应的二进制编码的减计数结果。该24进制减法计数电路通过反相模块和分频计数模块实现，成本低。

A 24 decimal subtraction counting circuit and chip

The invention is applicable to the field of integrated circuit technology, and provides a 24 decimal subtraction counting circuit and a chip. In the invention, 24 hexadecimal subtraction counting circuit instead of micro controller by using inverse module and frequency counting module, low cost, inverting and generate a pulse signal to the inverting input pulse signal, and according to the pulse signal and reverse pulse signal from 23 to the number of executed numerical value of 0 cycle count reduction, the count reduction and output the corresponding binary encoding. The 24 decimal subtraction counting circuit is realized by inverting module and frequency division counting module, and the cost is low.

【技术实现步骤摘要】
一种24进制减法计数电路及芯片
本专利技术属于集成电路
，尤其涉及一种24进制减法计数电路及芯片。
技术介绍
目前电子表中的24进制减法计数功能通常通过微控制器来实现，然而微控制器的成本较高，因此，电子表中的24进制减法计数模块的成本也较高。因此，现有电子表中的24进制减法计数模块因由微控制器实现而存在成本高的问题。
技术实现思路
本专利技术的目的在于提供一种24进制减法计数电路及芯片，旨在解决现有电子表中的24进制减法计数模块因由微控制器实现而存在成本高的问题。本专利技术是这样实现的，一种24进制减法计数电路，所述24进制减法计数电路的输入端接收脉冲信号，所述24进制减法计数电路包括：反相模块，用于将所述脉冲信号进行反相并生成反相脉冲信号；分频计数模块，用于根据所述脉冲信号和所述反相脉冲信号执行从数值23至数值0的循环减计数，并输出相应的二进制编码的减计数结果；所述分频计数模块的同相输入端和反相输入端分别与所述反相模块的输出端和输入端相连接。本专利技术的另一目的还在于提供一种包括上述24进制减法计数电路的芯片。本专利技术中，24进制减法计数电路通过采用成本较低的反相模块和分频计数本文档来自技高网...

【技术保护点】
一种24进制减法计数电路，所述24进制减法计数电路的输入端接收脉冲信号，其特征在于，所述24进制减法计数电路包括：反相模块，用于将所述脉冲信号进行反相并生成反相脉冲信号；分频计数模块，用于根据所述脉冲信号和所述反相脉冲信号执行从数值23至数值0的循环减计数，并输出相应的二进制编码的减计数结果；所述分频计数模块的同相输入端和反相输入端分别与所述反相模块的输出端和输入端相连接。

【技术特征摘要】
1.一种24进制减法计数电路，所述24进制减法计数电路的输入端接收脉冲信号，其特征在于，所述24进制减法计数电路包括：反相模块，用于将所述脉冲信号进行反相并生成反相脉冲信号；分频计数模块，用于根据所述脉冲信号和所述反相脉冲信号执行从数值23至数值0的循环减计数，并输出相应的二进制编码的减计数结果；所述分频计数模块的同相输入端和反相输入端分别与所述反相模块的输出端和输入端相连接。2.如权利要求1所述的24进制减法计数电路，其特征在于，所述分频计数模块的复位端接收复位信号，所述分频计数模块根据所述复位信号进行复位。3.如权利要求2所述的24进制减法计数电路，其特征在于，所述分频计数模块的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端及第六输出端为所述24进制减法计数电路的输出端，所述二进制编码的减计数结果中的六位数值分别通过所述分频计数模块的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端及第六输出端输出。4.如权利要求3所述的24进制减法计数电路，其特征在于，所述分频计数模块包括第一二分频单元、第二二分频单元、第一D输入二分频单元、第二D输入二分频单元、第三D输入二分频单元、第四D输入二分频单元、第一或非门、第二或非门、第三或非门、第四或非门、第五或非门、第六或非门、第七或非门、第八或非门、第九或非门、第一反相器、第二反相器、第三反相器、第四反相器及数据选择器；所述第一二分频单元的时钟端和反相时钟端分别为所述分频计数模块的同相输入端和反相输入端，所述第一二分频单元的复位端、所述第二二分频单元的复位端、所述第一D输入二分频单元的复位端、所述第二D输入二分频单元的复位端、所述第三D输入二分频单元的复位端及所述第四D输入二分频单元的复位端共接形成所述分频计数模块的复位端，所述第一二分频单元的输出端和所述第一D输入二分频单元的时钟端共接于所述第二D输入二分频单元的时钟端，所述第一二分频单元的反相输出端和所述第一D输入二分频单元的反相时钟端共接于所述第二D输入二分频单元的反相时钟端，所述第一D输入二分频单元的反相输出端、所述第一或非门的输出端及所述第四D输入二分频单元的输出端分别与所述第二或非门的第一输入端、第二输入端及第三输入端相连接，所述第二或非门的输出端与所述第一反相器的输入端共接于所述第二二分频单元的反相时钟端，所述第一反相器的输出端与所述第二二分频单元的时钟端相连接，所述第一二分频单元的输出端、所述第二二分频单元的输出端、所述第一D输入二分频单元的输出端、所述第二D输入二分频单元的输出端、所述第三D输入二分频单元的输出端及所述第四D输入二分频单元的输出端分别与所述第三或非门的第一输入端、第二输入端、第三输入端、第四输入端、第五输入端及第六输入端相连接，所述第一D输入二分频单元的输出端和所述第二二分频单元的反相输出端分别与所述第四或非门的第一输入端和第二输入端相连接，所述第三或非门的输出端、所述第四或非门的输出端及所述第二D输入二分频单元的输出端分别与所述第五或非门的第一输入端、第二输入端及第三输入端相连接，所述第五或非门的输出端与所述第二反相器的输入端相连接，所述第二反相器的输出端与所述第一D输入二分频单元的输入端相连接，所述第三或非门的输出端、所述第一D输入二分频单元的输出端、所述第二二分频单元的输出端及所述第二D输入二分频单元的输出端分别与所述第六或非门的第一输入端、第二输入端、第三输入端及第四输入端相连接，所述第六或非门的输出端与所述第二D输入二分频单元的输入端相连接，所述第一二分频单元的输出端、所述第一D输入二分频单元的反相输出端及所述第四D输入二分频单元的反相输出端分别与所述第七或非门的第一输入端、第二输入端及第三输入端相连接，所述第七或非门的输出端和所述第八或非门的输出端分别与所述第一或非门的第一输入端和第二输入端相连接，所述第一或非门的输出端、所述第三或非门的输出端及所述第一二分频单元的复位端分别与所述第八或非门的第一输入端、第二输入端及第三输入端相连接，所述第八或非门的输出端与所述数据选择器的控制端相连接，所述第三或非门的输出端与所述第三反相器的输入端相连接，所述第三反相器的输出端和所述第二D输入二分频单元的输出端分别与所述数据选择器的第一数据...

【专利技术属性】
技术研发人员：蔡荣怀，曹进伟，吴小平，乔世成，陈孟邦，黄国华，
申请(专利权)人：宗仁科技平潭有限公司，
类型：发明
国别省市：福建,35