一种基于ASIC验证的旁路验证系统及验证方法技术方案

本发明专利技术提供一种基于ASIC验证的旁路验证系统及方法，包括：转接设计单元连接各单元，为各单元提供信号传输通路；激励逻辑设计单元通过转接设计单元与目标逻辑单元形成时钟通路；待测设计单元通过转接设计单元与激励逻辑设计单元形成测试激励源通路；待测设计单元通过转接设计单元与目标逻辑单元形成旁路数据通路；待测设计单元所需的测试激励源的协议与激励逻辑设计单元输出的测试激励源的协议一致。本发明专利技术在保留原有逻辑单元之间信息识别和加密认证的前提下，搭载激励源数据，通过旁路数据通路的方式对待测设计单元进行功能验证，简化了验证流程，提高了验证的效率，降低了实现成本。

【技术实现步骤摘要】
一种基于ASIC验证的旁路验证系统及验证方法
本专利技术涉及集成电路功能验证领域，特别是涉及一种基于ASIC验证的旁路验证系统及验证方法。
技术介绍
集成电路验证领域中，对所设计的功能模块进行验证时，通常是根据协议标准设计专用验证环境，对模块中所覆盖功能点进行充分验证。具有专用验证环境的待测功能模块可通过简单的外部指令集由已有的专用验证环境进行完整的功能验证，而且一些现有的验证环境或者协议测试激励可复用于供依照标准协议要求设计的功能模块；而不具备专用验证环境的待测功能模块则需要重新搭建验证环境，在需要进行ID验证，初始序列认证或者提供其他加密信息时，则需要增加验证逻辑设计以按需求配置这些认证信息，而这些内容与主功能模块的验证无关，会大大提高功能验证的时间成本，给验证额外增加了不少难度。因此，如何提高现有专用验证环境的利用率，简化验证流程，提高验证的效率，降低实现成本已成为本领域技术人员亟待解决的问题之一。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种基于ASIC验证的旁路验证系统及验证方法，用于解决现有技术中不具备专用验证环境的待测功能模块的功能验证时间成本高、难度大、效率低等问题。为实现上述目的及其他相关目的，本专利技术提供一种基于ASIC验证的旁路验证系统，所述旁路验证系统至少包括：激励逻辑设计单元，转接设计单元，目标逻辑单元，以及待测设计单元；所述转接设计单元连接所述激励逻辑设计单元、所述目标逻辑单元及所述待测设计单元，为各单元提供信号传输通路，实现信号通路转接功能；所述激励逻辑设计单元通过所述转接设计单元与所述目标逻辑单元连接，以形成时钟通路；所述待测设计单元通过所述转接设计单元与所述激励逻辑设计单元连接，以形成测试激励源通路；所述待测设计单元通过所述转接设计单元与所述目标逻辑单元连接，以形成旁路数据通路；所述待测设计单元所需的测试激励源的协议与所述激励逻辑设计单元输出的测试激励源的协议一致。优选地，所述转接设计单元为包括第一连接器、第二连接器及第三连接器的验证板卡，所述激励逻辑设计单元连接所述第一连接器，所述目标逻辑单元连接所述第二连接器，所述待测设计单元连接所述第三连接器，所述激励逻辑设计单元通过所述第一连接器及所述第二连接器与所述目标逻辑单元进行信号传输，所述激励逻辑设计单元通过所述第一连接器及所述第三连接器为所述待测设计单元提供测试激励源，所述待测设计单元通过所述第三连接器及所述第二连接器将输出的测试结果传输给所述目标逻辑单元。优选地，所述激励逻辑设计单元包括激励时钟产生模块，用于产生测试激励源、逻辑参考时钟及采样时钟；所述测试激励源提供给所述待测设计单元，用于实现待测功能；所述逻辑参考时钟及所述采样时钟提供给所述目标逻辑单元，用于验证待测功能。更优选地，所述目标逻辑单元包括验证模块，基于所述逻辑参考时钟及所述采样时钟对所述待测设计单元输出的测试结果进行验证，所述验证模块根据需要选择是否启用。优选地，所述激励设计单元包括加密认证模块，所述目标逻辑单元包括认证读写模块；或者所述激励设计单元包括认证读写模块，所述目标逻辑单元包括加密认证模块；所述加密认证模块及所述认证读写模块通过所述转接设计单元互相连接，以形成信息认证通路。优选地，所述加密认证模块包括ID验证子模块或初始序列认证子模块。优选地，所述激励逻辑设计单元还包括主功能模块，所述主功能模块通过所述转接设计单元与所述目标逻辑单元连接，形成主功能数据通路，所述主功能模块实现与所述待测设计单元相同的功能，并将输出的测试结果发送到所述目标逻辑单元，以将所述旁路数据通路与所述主功能数据通路输出的测试结果进行分析比对，所述目标逻辑单元同一时间仅接收一种数据通路，所述旁路数据通路与所述主功能数据通路二选一模式。优选地，所述待测设计单元还连接辅助验证单元，用于对所述待测设计单元输出的测试结果进行验证，从而替代所述目标逻辑单元的验证功能，进而简化所述待测设计单元。为实现上述目的及其他相关目的，本专利技术提供一种上述基于ASIC验证的旁路验证系统的验证方法，所述验证方法至少包括：上电初始化：激励逻辑设计单元上电产生测试激励源、逻辑参考时钟及采样时钟；待测功能执行：待测设计单元通过转接设计单元接收所述数据激励源，完成待测功能；待测功能验证：目标逻辑单元通过转接设计单元接收所述逻辑参考时钟、所述采样时钟及所述待测设计单元的测试结果，对所述待测设计单元输出的测试信号进行验证。优选地，上电初始化还包括：所述激励逻辑设计单元与所述目标逻辑单元之间建立信息认证通路，通过加密信息的认证实现身份认证。优选地，当待测设计单元与所述激励逻辑设计单元中的主功能模块实现相同的功能时，将所述待测设计单元输出的测试结果与所述主功能模块输出的测试结果进行分析比对，以对问题进行定位排查，提高验证效率。优选地，在验证待测功能时，通过与所述待测设计单元连接的辅助验证单元，用于对所述待测设计单元输出的测试结果进行验证，从而替代所述目标逻辑单元的验证功能，进而简化所述待测设计单元。如上所述，本专利技术的基于ASIC验证的旁路验证系统及验证方法，具有以下有益效果：本专利技术的基于ASIC验证的旁路验证系统及验证方法，在激励逻辑设计单元与目标逻辑单元间插入转接设计单元，通过旁路数据通路对待测设计单元进行功能性验证。本专利技术的基于ASIC验证的旁路验证系统及验证方法在保留原有逻辑单元之间信息识别和加密认证的前提下，搭载激励源数据，通过旁路数据通路的方式对待测设计单元进行功能验证，简化了验证流程，提高了验证的效率，降低了实现成本。附图说明图1显示为本专利技术的基于ASIC验证的旁路验证系统的框架示意图。图2显示为本专利技术的基于ASIC验证的旁路验证系统的结构示意图。图3显示为本专利技术的基于ASIC验证的旁路验证系统应用于AD9656验证中的结构示意图。图4显示为本专利技术的基于ASIC验证的旁路验证系统应用于LCD验证中的结构示意图。元件标号说明1基于ASIC验证的旁路验证系统11激励逻辑设计单元111激励时钟产生模块112加密认证模块113主功能模块12转接设计单元121第一连接器122第二连接器123第三连接器13目标逻辑单元13’辅助验证单元131验证模块132认证读写模块133时钟配置模块14待测设计单元141待测功能模块15信息认证通路16时钟通路17测试激励源通路18旁路数据通路19主功能数据通路具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图1～图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。实施例一如图1～图2所示，本专利技术提供一种基于ASIC验证的旁路验证系统1，所述旁路验证系统1至少包括：激励逻辑设计单元11，转接设计单元12，目标逻辑单元13，以及待测设计单元1本文档来自技高网...

【技术保护点】
一种基于ASIC验证的旁路验证系统，其特征在于，所述旁路验证系统至少包括：激励逻辑设计单元，转接设计单元，目标逻辑单元，以及待测设计单元；所述转接设计单元连接所述激励逻辑设计单元、所述目标逻辑单元及所述待测设计单元，为各单元提供信号传输通路，实现信号通路转接功能；所述激励逻辑设计单元通过所述转接设计单元与所述目标逻辑单元连接，以形成时钟通路；所述待测设计单元通过所述转接设计单元与所述激励逻辑设计单元连接，以形成测试激励源通路；所述待测设计单元通过所述转接设计单元与所述目标逻辑单元连接，以形成旁路数据通路；所述待测设计单元所需的测试激励源的协议与所述激励逻辑设计单元输出的测试激励源的协议一致。

【技术特征摘要】
1.一种基于ASIC验证的旁路验证系统，其特征在于，所述旁路验证系统至少包括：激励逻辑设计单元，转接设计单元，目标逻辑单元，以及待测设计单元；所述转接设计单元连接所述激励逻辑设计单元、所述目标逻辑单元及所述待测设计单元，为各单元提供信号传输通路，实现信号通路转接功能；所述激励逻辑设计单元通过所述转接设计单元与所述目标逻辑单元连接，以形成时钟通路；所述待测设计单元通过所述转接设计单元与所述激励逻辑设计单元连接，以形成测试激励源通路；所述待测设计单元通过所述转接设计单元与所述目标逻辑单元连接，以形成旁路数据通路；所述待测设计单元所需的测试激励源的协议与所述激励逻辑设计单元输出的测试激励源的协议一致。2.根据权利要求1所述的基于ASIC验证的旁路验证系统，其特征在于：所述转接设计单元为包括第一连接器、第二连接器及第三连接器的验证板卡，所述激励逻辑设计单元连接所述第一连接器，所述目标逻辑单元连接所述第二连接器，所述待测设计单元连接所述第三连接器，所述激励逻辑设计单元通过所述第一连接器及所述第二连接器与所述目标逻辑单元进行信号传输，所述激励逻辑设计单元通过所述第一连接器及所述第三连接器为所述待测设计单元提供测试激励源，所述待测设计单元通过所述第三连接器及所述第二连接器将输出的测试结果传输给所述目标逻辑单元。3.根据权利要求1所述的基于ASIC验证的旁路验证系统，其特征在于：所述激励逻辑设计单元包括激励时钟产生模块，用于产生测试激励源、逻辑参考时钟及采样时钟；所述测试激励源提供给所述待测设计单元，用于实现待测功能；所述逻辑参考时钟及所述采样时钟提供给所述目标逻辑单元，用于验证待测功能。4.根据权利要求3所述的基于ASIC验证的旁路验证系统，其特征在于：所述目标逻辑单元包括验证模块，基于所述逻辑参考时钟及所述采样时钟对所述待测设计单元输出的测试结果进行验证，所述验证模块根据需要选择是否启用。5.根据权利要求1所述的基于ASIC验证的旁路验证系统，其特征在于：所述激励设计单元包括加密认证模块，所述目标逻辑单元包括认证读写模块；或者所述激励设计单元包括认证读写模块，所述目标逻辑单元包括加密认证模块；所述加密认证模块及所述认证...

【专利技术属性】
技术研发人员：王鹏，高鹏，吴涛，
申请(专利权)人：中国科学院上海高等研究院，上海市信息技术研究中心，
类型：发明
国别省市：上海,31