移位寄存器单元及其驱动方法、栅极驱动电路、显示装置制造方法及图纸

本发明专利技术公开了一种移位寄存器单元，包括：输入单元，用于根据输入信号和第一时钟信号，输出预输出信号；第一输出单元，与所述输入单元连接，用于根据所述预输出信号和第二时钟信号，输出第一输出信号；第二输出单元，与所述输入单元连接，用于根据所述预输出信号和第三时钟信号，输出第二输出信号。本发明专利技术还公开了一种移位寄存器单元的驱动方法、栅极驱动电路、阵列基板和显示装置。本发明专利技术提供的移位寄存器单元及其驱动方法、栅极驱动电路、阵列基板和显示装置，可以实现低功耗。

Shift register unit and its driving method, gate drive circuit and display device

The invention discloses a shift register unit includes an input unit, according to an input signal and a first clock signal, the output pre output signal; a first output unit and the input unit is connected, according to the pre output signal and a second clock signal output of the first output signal and the second output unit; the input unit is connected, according to the pre output signal and a third clock signal, the output of the second output signal. The invention also discloses a driving method of the shift register unit, a grid driving circuit, an array substrate and a display device. The shift register unit and its driving method, the gate driving circuit, the array substrate and the display device can realize low power consumption.

【技术实现步骤摘要】
移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
本专利技术涉及显示
，特别是指一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
技术介绍
GOA(GateDriverOnArray，阵列基板上栅极驱动)技术，是一种将栅极驱动电路集成于阵列基板，从而取代栅极驱动芯片以降低功耗和成本的技术。目前的显示面板产业，基于成本因素的考虑，开始采用GOA结构来实现显示面板的驱动，近年来这种趋势越加明显。GOA结构就是在阵列基板上用若干TFT(薄膜晶体管)和电容制作出栅极驱动电路，本质是一种移位寄存器，其随着时钟信号会依次输出高电平，从而打开相应的栅极线。目前随着液晶面板业竞争趋于激烈，降低面板成本且要提升性能成为面板厂商竞争点，其中GOA的采用可以减少IC使用量，因此成为降低成本的一个直接的方法，其新结构的尝试与采用有效的提升了性能。但是，本专利技术的专利技术人在实现本专利技术时，发现现有技术的GOA结构至少具有以下问题：现有技术中通常采用一个GOA单元对一个栅极进行驱动，意味着显示器件中存在多少子像素就需要多少GOA单元对相应的栅极进行驱动。然而随着分辨率的提高，这种驱动方式将会产生较大的功耗。
技术实现思路
有鉴于此，本专利技术的目的在于提出一种移位寄存器单元及其驱动方法、栅极驱动电路、阵列基板和显示装置，可实现低功耗。基于上述目的，本专利技术实施例的第一个方面，提供了一种移位寄存器单元，包括：输入单元，用于根据输入信号和第一时钟信号，输出预输出信号；第一输出单元，与所述输入单元连接，用于根据所述预输出信号和第二时钟信号，输出第一输出信号；第二输出单元，与所述输入单元连接，用于根据所述预输出信号和第三时钟信号，输出第二输出信号。可选的，所述第一输出单元包括第一N型晶体管、第一P型晶体管和第一反相器；所述第一N型晶体管的控制极和第一P型晶体管的控制极均用于接收所述第二时钟信号，所述第一N型晶体管的第一极用于接收所述预输出信号，所述第一P型晶体管的第一极用于接收第一电压信号，所述第一N型晶体管的第二极和第一P型晶体管的第二极均连接所述第一反相器的第一端，所述第一反相器的第二端用于输出所述第一输出信号。可选的，所述第二输出单元包括第二N型晶体管、第二P型晶体管和第二反相器；所述第二N型晶体管的控制极和第二P型晶体管的控制极均用于接收所述第三时钟信号，所述第二P型晶体管的第二极用于接收第一电压信号，所述第二N型晶体管的第二极用于接收所述预输出信号，所述第二N型晶体管的第一极和第二P型晶体管的第一极均连接所述第二反相器的第一端，所述第二反相器的第二端用于输出所述第二输出信号。可选的，所述的移位寄存器单元还包括第三反相器，所述输入单元经所述第三反相器分别连接所述第一输出单元和第二输出单元。可选的，所述输入单元包括输入子单元、第一控制单元、第二控制单元、第三控制单元和预输出单元；所述输入子单元，用于根据输入信号输出第一控制信号；所述第一控制单元，与所述输入子单元连接，用于根据所述第一控制信号输出第二控制信号；所述第二控制单元，与所述输入子单元连接，用于根据所述第一控制信号和所述第一时钟信号，输出第三控制信号；所述第三控制单元，分别与所述第一控制单元和第二控制单元连接，用于根据所述第二控制信号和第三控制信号输出第四控制信号；所述预输出单元，与所述第三控制单元连接，用于根据所述第四控制信号输出所述预输出信号。可选的，所述输入子单元包括第三N型晶体管、第三P型晶体管和第四N型晶体管；所述第三N型晶体管和第三P型晶体管的控制极均用于接入所述输入信号，所述第三N型晶体管和第三P型晶体管的第一极均连接所述第一控制单元，所述第三P型晶体管的第二极连接所述第三控制单元，所述第三N型晶体管的第二极用于接入第二电压信号，所述第四N型晶体管的控制极和第一极均用于接入所述输入信号，所述第四N型晶体管的第二极连接所述第二控制单元。可选的，所述第一控制单元包括第五N型晶体管和第六N型晶体管；所述第五N型晶体管和第六N型晶体管的控制极均连接所述输入子单元，所述第五N型晶体管的第二极和第六N型晶体管的第一极均连接所述第三控制单元，所述第五N型晶体管的第一极连接所述第二控制单元，所述第六N型晶体管的第二极用于接入第二电压信号。可选的，所述第二控制单元包括第四P型晶体管和第七N型晶体管；所述第四P型晶体管和第七N型晶体管的控制极均连接所述输入子单元，所述第四P型晶体管和第七N型晶体管的第一极均连接所述第三控制单元，所述第四P型晶体管的第二极连接所述第三控制单元，所述第七N型晶体管的第二极用于接入所述第一时钟信号。可选的，所述第三控制单元包括第五P型晶体管和第八N型晶体管；所述第五P型晶体管和第八N型晶体管的控制极均连接所述第二控制单元，所述第五P型晶体管和第八N型晶体管的第一极均连接所述预输出单元，所述第五P型晶体管的第二极用于接入第一电压信号，所述第八N型晶体管的第二极用于接入第二电压信号。可选的，所述预输出单元包括第六P型晶体管和第九N型晶体管；所述第六P型晶体管和第九N型晶体管的控制极均连接所述第三控制单元，所述第六P型晶体管和第九N型晶体管的第一极均连接所述第一输出单元和第二输出单元，所述第六P型晶体管的第二极用于接入第一电压信号，所述第九N型晶体管的第二极用于接入第二电压信号。可选的，所述输入单元还包括第四控制单元；所述第四控制单元，分别与所述输入子单元、第二控制单元和第三控制单元连接，用于根据所述第一控制信号、第一时钟信号和第三控制信号，输出第五控制信号。可选的，所述第四控制单元包括第十N型晶体管；所述第十N型晶体管的控制极和第二极均连接所述第三控制单元，所述第十N型晶体管的第一极用于接入所述输入信号。本专利技术实施例的第二个方面，提供了一种移位寄存器单元的驱动方法，用于驱动如前任一项所述的移位寄存器单元的，包括：在第一时段，输入信号为高电平、第一时钟信号为高电平，经过输入单元后输出的预输出信号为低电平，在第二时钟信号为高电平时，第一输出信号为高电平；在第二时段，输入信号为低电平、第一时钟信号为高电平，经过输入单元后输出的预输出信号为高电平，在第三时钟信号为高电平时，第二输出信号为高电平。可选的，所述的驱动方法还包括：在第三时段和第四时段，第一时钟信号、第二时钟信号和第三时钟信号均为低电平，第一输出信号和第二输出信号均为低电平。本专利技术实施例的第三个方面，提供了一种栅极驱动电路，包括至少两个级联的如前任一项所述的移位寄存器单元；第N级的移位寄存器单元的输入信号端与第N-1级的移位寄存器单元的预输出信号端连接，第N级的移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别接入第一时钟信号、第二时钟信号和第三时钟信号。可选的，所述的栅极驱动电路还包括：第N+1级的移位寄存器单元的输入信号端与第N级的移位寄存器单元的预输出信号端连接，第N+1级的移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别接入第四时钟信号、第五时钟信号和第六时钟信号。可选的，所述第一时钟信号和第四时钟信号的周期相同、相位相反；所述第二时钟信号、第三时钟信号、第五时钟信号和第六时钟信号的高电平所在时段，依次相差1/4周期。本专利技术实施例的第四个方面，提供了一种本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，包括：输入单元，用于根据输入信号和第一时钟信号，输出预输出信号；第一输出单元，与所述输入单元连接，用于根据所述预输出信号和第二时钟信号，输出第一输出信号；第二输出单元，与所述输入单元连接，用于根据所述预输出信号和第三时钟信号，输出第二输出信号。

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：输入单元，用于根据输入信号和第一时钟信号，输出预输出信号；第一输出单元，与所述输入单元连接，用于根据所述预输出信号和第二时钟信号，输出第一输出信号；第二输出单元，与所述输入单元连接，用于根据所述预输出信号和第三时钟信号，输出第二输出信号。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出单元包括第一N型晶体管、第一P型晶体管和第一反相器；所述第一N型晶体管的控制极和第一P型晶体管的控制极均用于接收所述第二时钟信号，所述第一N型晶体管的第一极用于接收所述预输出信号，所述第一P型晶体管的第一极用于接收第一电压信号，所述第一N型晶体管的第二极和第一P型晶体管的第二极均连接所述第一反相器的第一端，所述第一反相器的第二端用于输出所述第一输出信号。3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输出单元包括第二N型晶体管、第二P型晶体管和第二反相器；所述第二N型晶体管的控制极和第二P型晶体管的控制极均用于接收所述第三时钟信号，所述第二P型晶体管的第二极用于接收第一电压信号，所述第二N型晶体管的第二极用于接收所述预输出信号，所述第二N型晶体管的第一极和第二P型晶体管的第一极均连接所述第二反相器的第一端，所述第二反相器的第二端用于输出所述第二输出信号。4.根据权利要求1所述的移位寄存器单元，其特征在于，还包括第三反相器，所述输入单元经所述第三反相器分别连接所述第一输出单元和第二输出单元。5.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入单元包括输入子单元、第一控制单元、第二控制单元、第三控制单元和预输出单元；所述输入子单元，用于根据输入信号输出第一控制信号；所述第一控制单元，与所述输入子单元连接，用于根据所述第一控制信号输出第二控制信号；所述第二控制单元，与所述输入子单元连接，用于根据所述第一控制信号和所述第一时钟信号，输出第三控制信号；所述第三控制单元，分别与所述第一控制单元和第二控制单元连接，用于根据所述第二控制信号和第三控制信号输出第四控制信号；所述预输出单元，与所述第三控制单元连接，用于根据所述第四控制信号输出所述预输出信号。6.根据权利要求5所述的移位寄存器单元，其特征在于，所述输入子单元包括第三N型晶体管、第三P型晶体管和第四N型晶体管；所述第三N型晶体管和第三P型晶体管的控制极均用于接入所述输入信号，所述第三N型晶体管和第三P型晶体管的第一极均连接所述第一控制单元，所述第三P型晶体管的第二极连接所述第三控制单元，所述第三N型晶体管的第二极用于接入第二电压信号，所述第四N型晶体管的控制极和第一极均用于接入所述输入信号，所述第四N型晶体管的第二极连接所述第二控制单元；和/或，所述第一控制单元包括第五N型晶体管和第六N型晶体管；所述第五N型晶体管和第六N型晶体管的控制极均连接所述输入子单元，所述第五N型晶体管的第二极和第六N型晶体管的第一极均连接所述第三控制单元，所述第五N型晶体管的第一极连接所述第二控制单元，所述第六N型晶体管的第二极用于接入第二电压信号；和/或，所述第二控制单元包括第四P型晶体管和第七N型晶体管；所述第四P型晶体管和第七N型晶体...

【专利技术属性】
技术研发人员：黄飞，
申请(专利权)人：京东方科技集团股份有限公司，鄂尔多斯市源盛光电有限责任公司，
类型：发明
国别省市：北京,11