串行化装置制造方法及图纸

串行化装置(1)具有第1锁存部(11)、第2锁存部(12)、转换部(13)、分频部(14)、负载信号生成部(15)、相位差检测部(16)、复位指示部(17)，能够通过简单的结构尽早降低比特错误率。相位差检测部(16)检测施加给第1锁存部(11)的第1时钟(CLK1)与施加给第2锁存部(12)的第3时钟(CLK3)之间的相位差，在该相位差不在目标范围内的情况下，复位指示部(17)将复位指示信号(RSTn)输出到分频部(14)。

【技术实现步骤摘要】
【国外来华专利技术】串行化装置
本专利技术涉及串行化装置。
技术介绍
串行化装置对与第1时钟同步输入的并行数据进行串行化，并将该串行数据与第2时钟同步输出。串行化装置具有锁存部和转换部。锁存部在第1时钟指示的定时对输入的并行数据进行锁存。转换部在负载信号指示的定时对由锁存部锁存后输出的并行数据进行锁存，将该锁存后的数据与第2时钟同步作为串行数据输出。第2时钟的周期比第1时钟的周期短。施加到转换部的负载信号与第1时钟相同周期，并根据第2时钟生成(参照专利文献1)。现有技术文献专利文献专利文献1：美国专利第7746251号说明书
技术实现思路
专利技术要解决的课题在串行化装置中，重要的是根据转换部进行锁存动作时的建立(setup)时间和保持(hold)时间各自的裕量，将第1时钟与负载信号之间的相位差设定为适当范围内，以使转换部能够可靠地对从锁存部输出的并行数据进行锁存。在第1时钟与负载信号之间的相位差由于因噪声引起的误动作或温度变化而从适当范围偏离时，从串行化装置输出的串行数据产生错误。在利用接收从串行化装置输出的串行数据的接收装置检测出该接收到的数据的比特错误率较大时，从接收装置向发送侧的串行化装置通知该消息本文档来自技高网...

【技术保护点】
一种串行化装置，其对与第1时钟同步输入的并行数据进行串行化，与第2时钟同步地输出该串行数据，其中，该串行化装置具有：第1锁存部，其按照所述第1时钟指示的定时，对输入的所述并行数据进行锁存；第2锁存部，其按照与所述第1时钟相同周期的第3时钟指示的定时，对由所述第1锁存部锁存并输出的并行数据进行锁存；转换部，其按照与所述第1时钟相同周期的负载信号指示的定时，对由所述第2锁存部锁存并输出的并行数据进行锁存，与所述第2时钟同步地输出该锁存后的数据作为所述串行数据；分频部，其对所述第2时钟进行分频，生成所述第3时钟；负载信号生成部，其根据所述第3时钟，生成所述负载信号；相位差检测部，其检测所述第3时钟和...

【技术特征摘要】
【国外来华专利技术】2016.01.08 JP 2016-0027221.一种串行化装置，其对与第1时钟同步输入的并行数据进行串行化，与第2时钟同步地输出该串行数据，其中，该串行化装置具有：第1锁存部，其按照所述第1时钟指示的定时，对输入的所述并行数据进行锁存；第2锁存部，其按照与所述第1时钟相同周期的第3时钟指示的定时，对由所述第1锁存部锁存并输出的并行数据进行锁存；转换部，其按照与所述第1时钟相同周期的负载信号指示的定时，对由所述第2锁存部锁存并输出的并行数据进行锁存，与所述第2时钟同步地输出该锁存后的数据作为所述串行数据；分频部，其对所述第2时钟进行分频，生成所述第3时钟；负载信号生成部，其根据所述第3时钟，生成所述负载信号；相位差检测部，其检测所述第3时钟和所述负载信号中的任意方与所述第1时钟之间的相位差；以及复位指示部，其在由所述相位差检测部检测出的所述相位差不在目标范围内的情况下，将所述分频部中的分频动作复位。2.根据权利要求1所述的串行化装置，其中，所述相位差检测部包含：移位寄存器，其将所述第1时钟和所述第3时钟中的一方作为输入数据，按照比所述第1时钟短的周期的时钟使所述输入数据移位；移位寄存器输出锁存部，其按照所述第1时钟和所述第3时钟中的另一方或所述负载信号指示的定时，对从所述移位寄存器输出的数据进行锁存；以及检测部，其根据由所述移位寄存器输出锁存部锁存后的数据，检测所述相位差。3.根据权利要求1所述的串行化装置，其中，所述相位差检测部包含：触发器，其将所述第1时钟...

【专利技术属性】
技术研发人员：藤田悠介，久保俊一，大岛喜信，
申请(专利权)人：哉英电子股份有限公司，
类型：发明
国别省市：日本,JP