链路层到物理层(PHY)串行接口制造技术

公开了一种链路层到物理层(PHY)串行接口。在一方面，片上系统(SoC)集成电路(IC)包括链路层电路，并且远程IC包括通用串行总线(USB)PHY电路。具有四条或更少导线的总线连接这两个IC。链路桥与链路层电路通信并且将接收自该链路层电路的USB收发机宏蜂窝小区接口(UMTI)信令串行化为用于传输到远程IC的高速(HS)USB消息。该链路桥还从远程IC上的USBPHY电路接收HS消息。该链路桥将HS消息解串行化以提取UTMI信令并且将所提取的UTMI信令传递给该链路层电路。

【技术实现步骤摘要】
【国外来华专利技术】优先权要求本申请要求2014年6月16日提交并题为“USBLINKTOPHYSERIALINTERFACE(USB链路到PHY串行接口)”的美国临时专利申请S/N.62/012,888的优先权，其内容通过引用被全部纳入于此。本申请要求于2015年6月15日提交的题为“LINKLAYERTOPHYSICALLAYER(PHY)SERIALINTERFACE(链路层到物理层(PHY)串行接口)”的美国专利申请S/N.14/739,439的优先权，该申请通过援引全部纳入于此。背景I.公开领域本公开的技术一般涉及链路层和物理层之间的通信。II.
技术介绍
计算设备在当代社会上已变得十分普遍。这些计算设备依赖微处理器和其他集成电路(IC)。在移动计算设备(像智能电话)和静态计算设备(诸如台式计算机)二者中，存在减小此类IC的尺寸的一般趋势。随着设备尺寸减小，内部电压轨上承载的电压也减小。虽然IC中电压轨上的电压普遍减小，但是一些IC包括要求更高信令电压的物理层(有时称作PHY)。例如，片上系统(SoC)可能具有设计成与远程外围设备(例如，存储器、鼠标、键盘或类似设备)通信的通用串行总线(USB)物理层。USB一般要求3.6伏以用于信令。若电压轨承载1.8伏，那么在该物理层仍然在IC中的情况下，则要求有倍压器。若电压轨承载1.2伏，那么在该物理层仍然在IC中的情况下，则要求有电压三倍器。此类电压倍增结构不一定是可靠的。该电压问题的一个解决方案是将物理层移至SoCIC之外的单独的IC(例如，功率管理集成电路(PMIC))并且在这两个IC之间具有链路层到物理层桥接。然而，许多链路层到物理层协议要求多个通道或信道。例如，USB收发机宏蜂窝小区接口(UTMI)具有三十二(32)个信道，而UTMI+可以具有多达五十六(56)个的信道。正常情况下，信道要求专用电连接(例如，导线)，并且由此将USB物理层从链路层移除会要求SOCIC和PHYIC二者上有三十二个引脚。通常的SoCIC不能够将如此多的引脚专用于相对次要的接口(诸如，USB)。已经提出了各种解决方案来解决这一问题，包括UTMI+低引脚接口(ULPI)、串行链路PHY接口(SLPI)和嵌入式USB2(eUSB)。ULPI仍要求八个或十二个引脚并且已被证实对于IC到IC通信而言在商业上是不切实际的。SLPI仅要求两个引脚，以差分模式使用。然而，SLPI定义了用于寄存器访问的四种信令方法以及用于数据传递的两种信令方法，这已经被证实是难以管理的。类似地，eUSB使用两个引脚，针对一种类型的信令，在单端模式中使用这两个引脚，并且针对另一类型的信令，在差分模式中使用这两个引脚。状态机追踪活动以确定正使用哪种模式。最终的结果是，eUSB对于寄存器访问的具有一种信令方法，对于数据传递具有两种信令方法，而对于控制信息的传递的具有两种信令方法。eUSB中的多种信令方法是繁重的。进一步，SLPI和eUSB定义了要求SoCIC中的模拟电路系统的电接口，该模拟电路系统用于诸如差分驱动器、差分接收机、差分终端和静噪检测等功能。将PHY移至SICIC的一个优点在于减小SoCIC上所要求的模拟电路设计的量。通过保持SoCIC上的模拟功能，将PHY移至SoCIC的优点并未完全实现。相应地，仍然存在对于低引脚数，简单信令方案，以允许多个IC之间的链路到PHY通信的需求。公开概述详细描述中所公开的诸方面包括链路层到物理层(PHY)串行接口。在示例性方面，片上系统(SoC)集成电路(IC)包括链路层电路，并且远程IC包括通用串行总线(USB)PHY电路。具有四条或更少导线的总线连接这两个IC。链路桥与链路层电路通信并且将接收自该链路层电路的USB收发机宏蜂窝小区接口(UMTI)信令串行化为用于传输到远程IC的高速(HS)消息。该链路桥还从远程IC上的USBPHY电路接收HS消息。该链路桥将HS消息解串行化以提取UTMI信令并且将所提取的UTMI信令传递给该链路层电路。通过以这种方式将UTMI信令串行化成HS消息，两个IC之间的导线的数目被最小化并且该数目可以低至单个导线。通过定义仅要求数字输入/输出(I/O)焊盘的电接口，SoCIC中要求用于USB的模拟电路系统的数量被显著降低。再进一步，通过使用HS消息来控制信息和数据，既不要求USBPH电路的状态的知识，也不要求复杂的同步方案。再进一步，使用HS消息允许相对快速的周转时间，这可以满足相对严格的等待时间要求。就此而言，在一方面，提供了一种IC。该IC包括链路层电路。该IC还包括操作地耦合到该链路层电路的链路桥。该链路桥包括串行化器。该IC还包括操作地耦合到该链路桥的总线接口。该总线接口配置成耦合到具有四个或更少通道的总线。该串行化器配置成串行化在该链路桥处从该链路层电路接收到的UTMI信令。该链路桥配置成向该总线接口传递经串行化的UTMI信令以供使用HS消息通过该总线传输到远程PHY芯片。该UTMI信令选自包括UTMI控制、低速(LS)数据和全速(FS)数据的组。在另一方面，提供了一种IC。该IC包括PHY电路。该IC还包括操作地耦合到该PHY电路的PHY桥。该PHY桥包括串行化器。该IC还包括配置成耦合到USB总线的USB接口。该IC还包括操作地耦合到该PHY桥的总线接口。该总线接口配置成耦合到具有四个或更少通道的总线。该串行化器配置成串行化在该PHY桥处从该PHY电路接收到的UTMI信令。该PHY桥配置成向该总线接口传递经串行化的UTMI信令以供使用HS消息通过该总线传输到远程链路层芯片。该UTMI信令选自包括UTMI控制、LS数据和FS数据的组。在另一方面，提供了一种用于在PHY电路和链路层之间进行通信的方法。该方法包括，在第一IC处，串行化由链路层电路生成的UTMI信令。该方法还包括跨四条或更少导线的总线将经串行化的UTMI信令作为HS消息传送到远程PHYIC。该UTMI信令选自包括UTMI控制、LS数据和FS数据的组。附图简述图1是其中具有链路层电路和物理层(PHY)电路二者的示例性常规片上系统(SoC)集成电路(IC)的框图；图2是根据本公开的示例性方面的示例性双向单端单导线链路层到PHY串行接口系统的框图；图3是根据本公开的示例性方面的示例性双导线单向单端链路层到PHY串行接口系统的框图；图4是根据本公开的示例性方面的示例性双导线双向差分端链路层到PHY串行接口系统的框图；图5是根据本公开的示例性方面的示例性四导线单向双差分端链路层到PHY串行接口系统的框图；图6是解说如何在SoCIC中的链路层和PHY之间传递分组的信号相对时间的示图；图7是解说如何将分组从PHY传递到链路层的信号相对时间的示图；图8是解说遵守全速(FS)信令周转时间要求的信号相对时间的示图；图9以表列形式解说了寄存器分组命令信号的结构；图10以表列形式解说了控制分组命令信号的结构；以及图11解说了被用来在USB重置操作期间传达UTMI信令的不同控制分组和码元的信号相对时间的示图。详细描述现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。本文档来自技高网...

【技术保护点】
一种集成电路(IC)，包括：链路层电路；操作地耦合到所述链路层电路的链路桥，所述链路桥包括串行化器；以及总线接口，其操作地耦合到所述链路桥且配置成耦合到具有四个或更少通道的总线；以及其中所述串行化器配置成串行化在所述链路桥处从所述链路层电路接收到的通用串行总线(USB)收发机宏蜂窝小区接口(UTMI)信令，并且所述链路桥配置成向所述总线接口传递经串行化的UTMI信令以供使用高速(HS)消息通过所述总线传输到远程物理层(PHY)芯片，其中所述UTMI信令选择自包括UTMI控制、低速(LS)数据和全速(FS)数据的组。

【技术特征摘要】
【国外来华专利技术】2014.06.16 US 62/012,888;2015.06.15 US 14/739,4391.一种集成电路(IC)，包括：链路层电路；操作地耦合到所述链路层电路的链路桥，所述链路桥包括串行化器；以及总线接口，其操作地耦合到所述链路桥且配置成耦合到具有四个或更少通道的总线；以及其中所述串行化器配置成串行化在所述链路桥处从所述链路层电路接收到的通用串行总线(USB)收发机宏蜂窝小区接口(UTMI)信令，并且所述链路桥配置成向所述总线接口传递经串行化的UTMI信令以供使用高速(HS)消息通过所述总线传输到远程物理层(PHY)芯片，其中所述UTMI信令选择自包括UTMI控制、低速(LS)数据和全速(FS)数据的组。2.如权利要求1所述的IC，其特征在于，所述总线接口包括用于双向单端导线的单个引脚。3.如权利要求1所述的IC，其特征在于，所述总线接口包括用于双向差分导线对的两个引脚。4.如权利要求1所述的IC，其特征在于，所述总线接口包括用于两个单向单端导线的两个引脚。5.如权利要求1所述的IC，其特征在于，所述总线接口包括用于两个单向差分导线对的四个引脚。6.如权利要求1所述的IC，其特征在于，所述串行化器配置成将UTMI控制信息、UTMILS数据和UTMIFS数据串行化成HS消息。7.如权利要求1所述的IC，其特征在于，所述链路桥包括配置成将接收自所述总线的HS消息解串行化的解串器。8.如权利要求1所述的IC，其特征在于，所述UTMI信令是UTMI+信令。9.如权利要求1所述的IC，其特征在于，所述链路桥配置成将FS线状态信息编码成满足USB2.0的FS周转时间的HS消息，所述FS线状态信息包括J状态，K状态，SE0和禁用。10.如权利要求1所述的IC，其特征在于，所述链路桥配置成通过测量脉宽和对边沿计数来解码消息从而满足所述USB2.0的FS周转时间。11.一种集成电路(IC)，包括：物理层(PHY)电路；操作地耦合到所述PHY电路的PHY桥，所述PHY桥包括串行化器；通用串行总线(USB)接口，其配置成耦合到的USB总线；总线接口，其操作地耦合到所述PHY桥且配置成耦合到具有四个或更少通道的总线；以及其中所述串行化器配置成串行...

【专利技术属性】
技术研发人员：T·B·兰博尔，N·V·丹恩，S·沙赫鲁尼亚，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US