一种超结DMOS器件制造技术

本发明专利技术提供一种超结DMOS器件，通过在超结结构的第二导电类型掺杂柱区侧面做介质层结构来固定超结DMOS器件的雪崩击穿点，同时降低超结结构第二导电类型掺杂柱区顶部的掺杂浓度，使第二导电类型半导体体区附近的电场降低。最终使得雪崩击穿电流路径避开寄生BJT的基区电阻，在超结DMOS器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高超结DMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。

A super junction DMOS device

The invention provides a super junction DMOS device through the second conductivity type doped column lateral super junction structure as dielectric layer structure to avalanche breakdown point fixed super junction DMOS devices, while reducing the super junction doping structure of second conductivity type doped area at the top of the column, the second conductive type semiconductor electric field near the body region reduce. Base resistance makes the final avalanche breakdown current path avoiding parasitic BJT, avalanche breakdown occurred in the super junction DMOS device, effectively avoid turn on the parasitic transistor, thereby improving the reliability of super junction DMOS load device used in the non clamping inductance (anti UIS failure).

【技术实现步骤摘要】
一种超结DMOS器件
本专利技术属于半导体功率器件
，涉及一种超结DMOS器件。
技术介绍
功率DMOS因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换特别是在高频功率变换中起着重要作用。不断提高的系统性能要求功率DMOS具有更低功率损耗的同时，在高电应力下也具有更高的可靠性。当系统回路中存在非箝位电感负载时，导通状态下存储在电感中的能量会在关断时全部由DMOS释放，高电压和大电流将同时施加在功率DMOS上，极易造成器件失效。因此，抗UIS(UnclampedInductiveSwitching，非箝位电感开关过程)失效能力通常被认为是反应功率DMOS可靠性的重要指标。研究发现，功率DMOS中寄生BJT(BipolarJunctionTransistor，双极型晶体管)的激活是引起器件UIS失效的重要原因之一。寄生BJT的开启会不断放大器件内的雪崩击穿电流，进而使结温增加，最终导致器件热烧毁。因此，抑制寄生BJT的激活是提高功率DMOS可靠性的重要措施。文献KoconC,ZengJandStokesR.ImplantSpacerOptimizationfortheImprovementofPowerDMOSs'UnclampedInductiveSwitching(UIS)andHighTemperatureBreakdown,Proceedingsofthe12thInternationalSymposiumonPowerSemiconductorDevices&IC's,FranceMay22-25,2000p157等提出用高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻，从而降低寄生BJT的基区电阻，抑制其开启。目前该方法已在工业界广泛采用。但是通过高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻的方式来降低寄生BJT基区电阻的解决办法只能抑制寄生BJT的开启，并不能完全杜绝其开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大DMOS器件的阈值电压(沟道开启电压)。具有超结结构的DMOS器件是近年来出现的一种重要的功率器件，它的基本原理是电荷平衡原理，通过在普通功率DMOS的漂移区中引入彼此间隔的P柱和n柱的超结结构，大大改善了普通DMOS的导通电阻与击穿电压之间的折中关系，因而在功率系统中获得了广泛的应用。抗UIS失效能力同样是评价超结DMOS器件可靠性的重要指标。提高超结器件的抗UIS失效能力，目前普遍采用的方法是像普通功率DMOS一样，通过减小寄生BJT管的基区电阻来抑制其开启。同样，这样的解决办法依然无法完全杜绝寄生BJT管的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大DMOS器件的阈值电压(沟道开启电压)。
技术实现思路
针对以上问题，本专利技术提供一种超结DMOS器件，通过在超结结构的第二导电类型掺杂柱区侧面做氧化层结构来固定超结DMOS器件的雪崩击穿点，同时降低超结结构第二导电类型掺杂柱区顶部的掺杂浓度，使第二导电类型半导体体区附近的电场降低。最终使得雪崩击穿电流路径避开寄生BJT的基区电阻，在超结DMOS器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高超结DMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。本专利技术技术方案如下：一种超结DMOS器件，如图1所示，包括金属化漏电极1、第一导电类型半导体掺杂衬底2、第一导电类型掺杂柱区3、第二导电类型半导体掺杂柱区4、多晶硅栅电极10、栅介质层11、金属化源极12；金属化漏电极1位于第一导电类型半导体掺杂衬底2下表面；第一导电类型掺杂柱区3和第二导电类型半导体掺杂柱区4位于第一导电类型半导体掺杂衬底2上表面；第一导电类型掺杂柱区3正上方具有一个低掺杂的第一导电类型掺杂区6；第二导电类型半导体掺杂柱区4位于第一导电类型掺杂柱区3两侧，并与第一导电类型掺杂柱区3形成超结结构；第二导电类型半导体掺杂柱区4顶部具有第二导电类型半导体体区7，第二导电类型半导体体区7分别与第二导电类型半导体掺杂柱区4和低掺杂的第一导电类型掺杂区6相接触；第二导电类型半导体体区7上层具有相互独立的第一导电类型半导体掺杂源区8和第二导电类型半导体掺杂接触区9，其中第一导电类型半导体掺杂源区8位于靠近低掺杂的第一导电类型掺杂区6的一侧；所述多晶硅栅电极10位于第二导电类型半导体体区7和低掺杂的第一导电类型掺杂区6上表面，并与第二导电类型半导体体区7和低掺杂的第一导电类型掺杂柱区6之间通过栅介质层11相绝缘；所述金属化源电极12位于器件的最上层，金属化源电极12的下表面覆盖在第二导电类型半导体掺杂接触区9、部分第一导电类型半导体掺杂源区8的上表面，以及栅介质层11的上表面和侧面；其特征在于，所述第一导电类型掺杂柱区3中还具有介质层结构5，所述介质层结构5分别位于第二导电类型半导体掺杂柱区4侧面，介质层结构5的顶部与第二导电类型半导体体区7的底部相接触，介质层结构5的底部与第一导电类型半导体掺杂衬底2的上表面相距一定距离；所述介质层结构5的垂直长度比第二导电类型半导体掺杂柱区4的垂直长度短，所述低掺杂的第一导电类型掺杂区6是指第一导电类型掺杂区6的掺杂浓度低于第一导电类型掺杂柱区3的掺杂浓度。进一步的，所述介质层结构5采用的材料为为二氧化硅或者二氧化硅和氮化硅的复合材料。作为优选方式，所述金属化源电极12两端可向下延伸进第二导电类型半导体体区7中，形成沟槽结构；所述第二导电类型半导体掺杂接触区9位于金属化源电极12为两端的沟槽底部。本专利技术的有益效果是：通过在常规超结DMOS器件的第二导电类型半导体掺杂柱区4的侧面引入介质层结构5，同时在超结结构第二导电类型掺杂柱区3上部采用低掺杂的第一导电类型掺杂区6。通过上述措施，能够有效改变超结DMOS器件发生雪崩击穿时雪崩击穿电流路径，使雪崩击穿电流远离寄生BJT的基区，从而避免寄生BJT的发射极正偏，造成BJT开启，从而提高了器件可靠性。附图说明图1是实施例1提供的具有优化雪崩击穿电流路径的超结DMOS器件结构；图2是普通超结DMOS器件结构及其寄生BJT管和雪崩击穿电流路径的示意图；图3是实施例1提供的具有优化雪崩击穿电流路径的超结DMOS器件的寄生BJT以及雪崩击穿电流路径的示意图；图4是实施例2提供的具有优化雪崩击穿电流路径的超结DMOS器件结构；图1-图4中：1是金属化漏电极，2是第一导电类型半导体掺杂衬底，3是第一导电类型掺杂柱区，4是第二导电类型半导体掺杂柱区，5是介质层结构，6是低掺杂的第一导电类型掺杂区，7是第二导电类型半导体体区，8是第一导电类型半导体掺杂源区，9是第二导电类型半导体掺杂接触区，10是多晶硅栅电极，11是栅介质层，12是金属化源极，13是低K介质层结构，BJT是器件中寄生的三极管，Rb表示寄生三极管的基区电阻本文档来自技高网...

【技术保护点】
一种超结DMOS器件，包括金属化漏电极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型掺杂柱区(3)、第二导电类型半导体掺杂柱区(4)、多晶硅栅电极(10)、栅介质层(11)、金属化源极(12)；金属化漏电极(1)位于第一导电类型半导体掺杂衬底(2)下表面；第一导电类型掺杂柱区(3)和第二导电类型半导体掺杂柱区(4)位于第一导电类型半导体掺杂衬底(2)上表面；第一导电类型掺杂柱区(3)正上方具有一个低掺杂的第一导电类型掺杂区(6)；第二导电类型半导体掺杂柱区(4)位于第一导电类型掺杂柱区(3)两侧，并与第一导电类型掺杂柱区(3)形成超结结构；第二导电类型半导体掺杂柱区(4)顶部具有第二导电类型半导体体区(7)，第二导电类型半导体体区(7)分别与第二导电类型半导体掺杂柱区(4)和低掺杂的第一导电类型掺杂区(6)相接触；第二导电类型半导体体区(7)上层具有相互独立的第一导电类型半导体掺杂源区(8)和第二导电类型半导体掺杂接触区(9)，其中第一导电类型半导体掺杂源区(8)位于靠近低掺杂的第一导电类型掺杂区(6)的一侧；所述多晶硅栅电极(10)位于第二导电类型半导体体区(7)和低掺杂的第一导电类型掺杂区(6)上表面，并与第二导电类型半导体体区(7)和低掺杂的第一导电类型掺杂柱区(6)之间通过栅介质层(11)相绝缘；所述金属化源电极(12)位于器件的最上层，金属化源电极(12)的下表面覆盖在第二导电类型半导体掺杂接触区(9)、部分第一导电类型半导体掺杂源区(8)的上表面，以及栅介质层(11)的上表面和侧面；其特征在于，所述第一导电类型掺杂柱区(3)中还具有介质层结构(5)，所述介质层结构(5)分别位于第二导电类型半导体掺杂柱区(4)侧面，介质层结构(5)的顶部与第二导电类型半导体体区(7)的底部相接触，介质层结构(5)的底部与第一导电类型半导体掺杂衬底(2)的上表面相距一定距离；所述介质层结构(5)的垂直长度比第二导电类型半导体掺杂柱区(4)的垂直长度短，所述低掺杂的第一导电类型掺杂区(6)是指第一导电类型掺杂区(6)的掺杂浓度低于第一导电类型掺杂柱区(3)的掺杂浓度。...

【技术特征摘要】
1.一种超结DMOS器件，包括金属化漏电极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型掺杂柱区(3)、第二导电类型半导体掺杂柱区(4)、多晶硅栅电极(10)、栅介质层(11)、金属化源极(12)；金属化漏电极(1)位于第一导电类型半导体掺杂衬底(2)下表面；第一导电类型掺杂柱区(3)和第二导电类型半导体掺杂柱区(4)位于第一导电类型半导体掺杂衬底(2)上表面；第一导电类型掺杂柱区(3)正上方具有一个低掺杂的第一导电类型掺杂区(6)；第二导电类型半导体掺杂柱区(4)位于第一导电类型掺杂柱区(3)两侧，并与第一导电类型掺杂柱区(3)形成超结结构；第二导电类型半导体掺杂柱区(4)顶部具有第二导电类型半导体体区(7)，第二导电类型半导体体区(7)分别与第二导电类型半导体掺杂柱区(4)和低掺杂的第一导电类型掺杂区(6)相接触；第二导电类型半导体体区(7)上层具有相互独立的第一导电类型半导体掺杂源区(8)和第二导电类型半导体掺杂接触区(9)，其中第一导电类型半导体掺杂源区(8)位于靠近低掺杂的第一导电类型掺杂区(6)的一侧；所述多晶硅栅电极(10)位于第二导电类型半导体体区(7)和低掺杂的第一导电类型掺杂区(6)上表面，并与第二导电类型半导体体区(7)和低掺杂的第一...

【专利技术属性】
技术研发人员：任敏，罗蕾，李佳驹，谢驰，林育赐，李泽宏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51