一种异步逐次逼近型模数转换器中比较器的失调校准电路制造技术
Offset calibration circuit of comparator in asynchronous successive approximation analog-to-digital converter
The invention discloses an asynchronous successive approximation ADC comparator offset calibration circuit, including calibration clock generation module, based on the calibration tube dynamic comparator, the calibration signal generation circuit, control circuit and comparator calibration clock selection circuit; calibration clock generation module is used for generating a control signal to control the global clock dynamic comparator offset calibration based, with calibration including the basis of single level dynamic comparator, and the input of tube parallel calibration on the tube, a first switch and second switch S1 S2 on dynamic comparator tube, calibration signal generating circuit for generating the calibration of a MOS gate tube in the control voltage Vcal, calibration control circuit for controlling the signal generating calibration signal generation the comparator circuit, clock selection circuit for generating dynamic comparator and reset the clock CK. The invention is applicable to the comparator SoC system in asynchronous SAR ADC offset calibration, convenient and efficient.
【技术实现步骤摘要】
一种异步逐次逼近型模数转换器中比较器的失调校准电路
本专利技术涉及模数混合集成电路领域，特别是涉及异步逐次逼近型模数转换器中比较器的失调校准电路。
技术介绍
异步逐次逼近型模数转换器(SARADC)由于其低功耗、高数字化、不需多倍频时钟的特性被集成到SoC系统中，以强化SoC系统感知外界信号的能力。动态比较器由于其高速、低功耗的优点被广泛应用于SARADC中，然而因其电路失配造成的失调电压恶化了SARADC的精度。因此对动态比较器的失调校准在低功耗高速高精度领域有着重要意义。传统的失调电压储存(自校零)技术在信号路径上引入较大的储存电容，不利于高速应用；增加输入校准对管，调节其栅压差以抵消比较器的失调电压的方法广泛应用于比较器的失调校准电路中。校准对管栅压的产生方式主要有电荷泵型、电荷平均型以及电阻型DAC等，在每一次比较器比较之后均进行栅压的更新，比较器输入端、电源引入的以及比较器本身的噪声对其影响较大，使得校准很大可能无法具有单调性。
技术实现思路
专利技术目的：本专利技术的目的是提供一种能够解决现有技术中存在的缺陷的异步逐次逼近型模数转换器中比较器的失调校准电路...
【技术保护点】
一种异步逐次逼近型模数转换器中比较器的失调校准电路，其特征在于：包括校准时钟产生模块(1)、基础带校准对管的动态比较器(2)、校准信号产生电路(3)、校准控制电路(4)和比较器时钟选择电路(5)；校准时钟产生模块(1)用于产生控制动态比较器(2)失调校准的全局时钟控制信号，基础带校准对管的动态比较器(2)包括基础单级动态比较器、与输入对管并联的校准对管、第一开关S1和第二开关S2，校准信号产生电路(3)用于产生校准对管中一个MOS管的栅极控制电压Vcal，校准控制电路(4)用于产生校准信号产生电路(3)的控制信号，比较器时钟选择电路(5)用于产生动态比较器(2)的比较与复位时钟CK。
【技术特征摘要】
1.一种异步逐次逼近型模数转换器中比较器的失调校准电路，其特征在于：包括校准时钟产生模块(1)、基础带校准对管的动态比较器(2)、校准信号产生电路(3)、校准控制电路(4)和比较器时钟选择电路(5)；校准时钟产生模块(1)用于产生控制动态比较器(2)失调校准的全局时钟控制信号，基础带校准对管的动态比较器(2)包括基础单级动态比较器、与输入对管并联的校准对管、第一开关S1和第二开关S2，校准信号产生电路(3)用于产生校准对管中一个MOS管的栅极控制电压Vcal，校准控制电路(4)用于产生校准信号产生电路(3)的控制信号，比较器时钟选择电路(5)用于产生动态比较器(2)的比较与复位时钟CK。2.根据权利要求1所述的异步逐次逼近型模数转换器中比较器的失调校准电路，其特征在于：所述校准时钟产生模块(1)产生SARADC采样时钟Cks、校准使能信号Cal_EN、校准开始复位信号Rst、校准置位信号Set和校准选通信号Strobe。3.根据权利要求2所述的异步逐次逼近型模数转换器中比较器的失调校准电路，其特征在于：所述校准信号产生电路(3)包括第三开关S3，第三开关S3的输入端连接共模电平Vcm，第三开关S3的输出端连接第一电容Ccal的一端，第一电容Ccal的另一端接地，第三开关S3的控制端输入校准开始复位信号Rst，第一电容Ccal的非接地端输出作为基础带校准对管的动态比较器(2)的控制电压Vcal，还分别连接第三反相器INV3的负电源端、第四反相器INV4的正电源端、第五反相器INV5的负电源端和第六反相器INV6的正电源端，第三反相器INV3的正电源端、第五反相器INV5的正电源端均输入电源电压VDD，第四反相器INV4和第六反相器INV6的负电源端均接地，第三反相器INV3的输入端连接第七反相器INV7的输出端，第七反相器INV7的输入端与第四反相器INV4的输入端均输入信号K1，第三反相器INV3的输出端通过第二电容Cp1接地，第四反相器INV4的输出端通过第三电容Cn1接地，第五反相器INV5的输入端连接第八反相器INV8的输出端，第八反相器INV8的输入端与第六反相器INV6的输入端均输入信号K2，第五反相器INV5的输出端通过第四电容Cp2接地，第六反相器INV6的输出端通过第五电容Cn2接地；其中，第一电容Ccal的容值大于第二电容Cp1容值的100倍，第一电容Ccal的容值大于第三电容Cn1容值的100倍，第一电容Ccal的容值大于第四电容Cp2容值的100倍，第一电容Ccal的容值大于第五电容Cn2容值的100倍，第二电容Cp1的容值等于第五电容Cn2的容值，第三电容Cn1的容值等于第四电容Cp2的容值，第二电容Cp1的容值大于第三电容Cn1的容值。4.根据权利要求3所述的异步逐次逼近型模数转换器中比较器的失调校准电路，其特征在于：所述校准控制电路(4)包括(N+1)/2个带置位的D触发器、第一或门OR1、第二或门OR2、第三或门OR3和第九反相器INV9，N为大于2的奇数；第一D触发器DFF1至第(N+1)/2D触发器DFF(N+1)/2构成D触发器链，第一D触发器DFF1的输入接电源地GND，前一个D触发器的同相输出作为后一个D触发器的输入，并且所有D触发器均以校准置位信号Set作为置位信号，以动态比较器(2)的同相输出信号作为触发信号，触发器DFF(N+1)/2的同相输出信号作为D触发器链的同相输出信号OP，触发器DFF(N+1)/2的反相输出信号作为D触发器链的反相输出信号ON；第九反相器INV9的输入端输入校准使能信号Cal_EN，第九反相器INV9的输出端连接第一或门OR1的第一输入端，校准开始复位信号Rst输入第一或门OR1的第二输入端，校准选通信号Strobe输入第一或门OR1的第三输入端，第一或门OR1的输出端分别连接第二或门OR2的第一输入端和第三或门OR3的第一输入端，第二或门OR2的第二输入端输入D触发器链的同相输出信号OP，第三或门OR3的第二输入端输入D触发器链的反...
【专利技术属性】
技术研发人员：吴建辉，黄俊，李红，孙杰，高波，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏,32
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