三维(3D)集成电路(IC)(3DIC)中具有自适应体偏置的时钟歪斜补偿制造技术

本发明专利技术揭示三维3D集成电路IC 3DIC中具有自适应体偏置的时钟歪斜补偿。在一方面，将传感器置于3DIC的每个层级上，以相对于另一层级的速度特性评估每个层级的所述速度特性。基于确定相对速度特性，可提供控制信号以调整用于时钟缓冲器的反向体偏置元件。调整反向体偏置有效地调整所述时钟缓冲器的阈值电压。调整所述时钟缓冲器的所述阈值电压具有减速或加速所述时钟缓冲器的效果。举例来说，慢时钟缓冲器可通过提供正向体偏置来加速，且快时钟缓冲器可通过提供逆向体偏置来减速。通过加速慢元件以及减速快元件，可提供对于所述相对速度特性的补偿。

Clock skew compensation with adaptive body bias in three-dimensional (3D) integrated circuit (IC) (3DIC)

The invention discloses a clock skew compensation with adaptive body bias 3D 3D integrated circuit IC in 3DIC. On the one hand, sensors are placed at each level of the 3DIC to evaluate the speed characteristics at each level in relation to the speed characteristics of another level. Based on determining the relative speed characteristics, a control signal may be provided to adjust a reverse body bias element for the clock buffer. The reverse body bias is adjusted to effectively adjust the threshold voltage of the clock buffer. The threshold voltage of the clock buffer is adjusted to decelerate or accelerate the effect of the clock buffer. For example, a slow clock buffer may be accelerated by providing forward body bias, and a fast clock buffer can be decelerated by providing reverse body bias. Compensation for the relative velocity characteristics can be provided by accelerating the slow element and slowing down the fast element.

【技术实现步骤摘要】
【国外来华专利技术】优先权要求本申请案要求2015年1月29日申请且标题为“三维(3D)集成电路(IC)(3DIC)中具有自适应体偏置的时钟歪斜补偿(CLOCKSKEWCOMPENSATIONWITHADAPTIVEBODYBIASINGINTHREE-DIMENSIONAL(3D)INTEGRATEDCIRCUITS(ICs)(3DICs))”的第14/608,462号美国专利申请案的优先权，所述美国专利申请案以全文引用的方式并入本文中。
本专利技术的技术大体上涉及集成电路中的时钟树。
技术介绍
移动通信装置在当前社会已变得常见。这些移动装置的流行部分由现在实现于此类装置上的许多功能驱动。对此类功能的需求增加处理能力要求且产生对更大功率电池的需求。在移动通信装置的外壳的有限空间内，电池与处理电路竞争。有限空间会产生压力，从而使组件的小型化得以持续。同样，可用于电池的有限空间会产生压力，从而减少电路的功率消耗。当在移动通信装置的集成电路(IC)中，小型化和功率消耗具有特殊意义时，其它IC也已受到影响。历史上，IC内的元件皆已置于单个二维(2D)有源层中，其中元件经由也在所述IC内的一或多个金属层互连。对本文档来自技高网...

【技术保护点】
一种三维3D集成电路IC 3DIC，其包括：具有第一速度特性的第一层级，所述第一层级包括：由时钟树的第一部分服务的一或多个第一时钟缓冲器；第一传感器，其经配置以检测所述第一层级中的n型和p型时钟缓冲器两者的所述第一速度特性，且产生指示所述第一速度特性的第一输出；和第一歪斜补偿器，其经配置以基于指示所述第一速度特性的所述第一输出提供所述一或多个第一时钟缓冲器中的至少一个的第一经调整延迟，且不调整所述第一层级中的非时钟缓冲器；和具有第二速度特性的第二层级，所述第二层级包括：由所述时钟树的第二部分服务的一或多个第二时钟缓冲器；第二传感器，其经配置以检测所述第二层级中的n型和p型时钟缓冲器两者的所述第...

【技术特征摘要】
【国外来华专利技术】2015.01.29 US 14/608,4621.一种三维3D集成电路IC3DIC，其包括：具有第一速度特性的第一层级，所述第一层级包括：由时钟树的第一部分服务的一或多个第一时钟缓冲器；第一传感器，其经配置以检测所述第一层级中的n型和p型时钟缓冲器两者的所述第一速度特性，且产生指示所述第一速度特性的第一输出；和第一歪斜补偿器，其经配置以基于指示所述第一速度特性的所述第一输出提供所述一或多个第一时钟缓冲器中的至少一个的第一经调整延迟，且不调整所述第一层级中的非时钟缓冲器；和具有第二速度特性的第二层级，所述第二层级包括：由所述时钟树的第二部分服务的一或多个第二时钟缓冲器；第二传感器，其经配置以检测所述第二层级中的n型和p型时钟缓冲器两者的所述第二速度特性，且产生指示所述第二速度特性的第二输出；和第二歪斜补偿器，其经配置以基于指示所述第二速度特性的所述第二输出提供所述一或多个第二时钟缓冲器中的至少一个的第二经调整延迟，且不调整所述第二层级中的非时钟缓冲器。2.根据权利要求1所述的3DIC，其中所述第一和第二传感器为环形振荡器。3.根据权利要求1所述的3DIC，其中指示所述第一速度特性的所述第一输出为第一计数，且指示所述第二速度特性的所述第二输出为第二计数。4.根据权利要求1所述的3DIC，其中所述第一传感器经配置以将所述第一输出提供到功率管理集成电路PMIC。5.根据权利要求4所述的3DIC，其进一步包括所述PMIC。6.根据权利要求4所述的3DIC，其进一步包括PMIC接口，所述PMIC接口经配置以允许所述第一传感器将所述第一输出提供到所述PMIC。7.根据权利要求1所述的3DIC，其中所述第一歪斜补偿器包括反向体偏置元件。8.根据权利要求7所述的3DIC，其中所述第一歪斜补偿器经配置以提供正反向体偏置，从而增加通过所述时钟树的所述第一部分的所述一或多个时钟缓冲器的速度。9.根据权利要求7所述的3DIC，其中所述第一歪斜补偿器经配置以提供逆反向体偏置，从而降低通过所述时钟树的所述第一部分的所述一或多个时钟缓冲器的速度。10.根据权利要求1所述的3DIC，其集成到半导体裸片中。11.根据权利要求1所述的3DIC，其集成到选自由以下各项组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；计算机；便携式计算机；桌上型计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；以及便携式数字视频播放器。12.一种三维3D集成电路IC3DIC，其包括：具有第一速度特性的第一层级，所述第一层级包括：由时钟树的第一部分服务的一或多个第一时钟缓冲器；用于感测的第一装置，其经配置以检测所述第一层级中的n型和p型时钟缓冲器两者的所述第一速度特性，且产生指示所述第一速度特性的第一输出；和用于补偿歪斜的第一装置，其经配置以基于指示所述第一速度特性的所述第一输出提供所述一或多个第一时钟缓冲器中的至少一个的第一经调整延迟，且不调整所述第一层级中的非时钟缓冲器；和具有第二速度特性的第二层级，所述第二层级包括：由所述时钟树的第二部分...

【专利技术属性】
技术研发人员：李圣奎，杜杨，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US