存储器自动检错和容错电路及控制方法技术

本发明专利技术提供一种存储器自动检错和容错电路，包括自激励产生测试单元、错误地址判断单元、失效地址映射存储单元、地址译码选择单元和备份存储单元。自激励产生测试单元在芯片上电时自动测试主存储单元产生数据结果，错误地址判断单元根据数据结果确定主存储单元中的失效地址，失效地址映射存储单元存储失效地址及失效地址和备份存储单元地址的映射关系。当发起访问请求时地址译码选择单元判断访问地址与失效地址映射存储单元存储的失效地址一致时确定失效地址和备份存储单元地址的映射关系，把访问指向备份存储单元中对应失效地址的备份存储地址。本发明专利技术还提供一种相应的方法，利用本发明专利技术实现芯片对存储器损坏的自检测和自动容错机制。

Automatic error detection and fault tolerant memory circuit and its control method

The present invention provides a memory automatic error detection and fault tolerant circuits, including self excitation generation test unit, a judging unit, address error failure address map storage unit, address decoding unit and a backup storage unit selection. Since the stimulus test unit on the electric chip automatic test main storage unit generates data, address error judging unit determines failure address of the main storage unit according to the results of data, a failed memory cell address mapping and address mapping failure failure memory address and backup storage unit address. When launched the access request address decoding unit selection and failure judgment access address address consistent failure memory cell address mapping storage when determining the mapping failure address and backup storage unit address, the access point to the backup storage unit corresponding to the backup storage address address failure. The invention also provides a corresponding method, utilizing the invention to realize the self detection and automatic fault tolerance mechanism of the chip to the memory damage.

【技术实现步骤摘要】

本专利技术涉及芯片检错
，尤其涉及一种SOC芯片的存储器自动检错和容错电路及控制方法。
技术介绍
目前，SOC（(System-on-a-Chip)芯片的使用规模越来越大，复杂度越来越高。对于SOC芯片来说，片上的存储器是非常重要的部分。在现今的大型SOC芯片中，存储器的的数量和容量都非常的巨大。同时，由于存储器的工艺器件本身的寿命，或者用户的一些使用习惯，其中部分存储器会出现损坏，损坏现象通常是某一地址中读写数据错误。对于芯片中重要部分的存储器，一旦出现任何的存储器损坏都是无法容忍的，都会影响整个芯片的使用，造成整个芯片和使用该芯片的设备的报废。所以，如果有一种办法使关键存储器能够容忍一定的器件损坏，可以极大的提升整体设备的使用寿命，减少因此产生的不必要的浪费。
技术实现思路
本专利技术实施方式所要解决的技术问题在于，提供一种可以自检错并自动容错的存储器控制电路及控制方法，可以设计放在芯片中重要的存储器旁边，对存储器进行自动检查和自动替换工作，实现芯片对存储器损坏的自检错和自动容错机制。为解决上述技术问题，本专利技术提供一种存储器自动检错和容错电路，用于响应访问发起端发起的访问请求对主存储单元的进行地址访问，该电路包括：备份存储单元，用于作为该主存储单元中失效地址的后备存储空间。自激励产生测试单元，用于在待检错芯片上电时自动产生对该主存储单元的测试激励，对该主存储单元进行测试，该激励内容为对所有地址线进行一次写操作，对每个地址都写入一个不一样的特定值，然后再对所有地址进行一次读操作，并产生相应的数据结果。错误地址判断单元，用于根据该数据结果判断该主存储单元中的每个地址是否都可以进行正确地读写，并当发现地址读写错误时确定该地址为失效地址。失效地址映射存储单元，用于存储由该错误地址判断单元确定的主存储单元中的失效地址，以及存储失效地址和备份存储单元地址的映射关系。以及地址译码选择单元，用于当该访问发起端发起一存储器访问请求时判断该访问发起端的访问地址是否和失效地址映射存储单元存储的失效地址一致，并当确定一致时从该失效地址映射存储单元中查询得到失效地址和备份存储单元地址的映射关系，从而把访问指向该备份存储单元中对应失效地址的备份存储地址进行访问。进一步地，本专利技术还提供一种存储器自动检错和容错控制方法，用于响应访问发起端发起的访问请求对主存储单元的进行地址访问，该方法包括：在待检错芯片上电时自动产生对主存储单元的测试激励，对该主存储单元进行测试，该激励内容为对所有地址线进行一次写操作，对每个地址都写入一个不一样的特定值，然后再对所有地址进行一次读操作，并产生相应的数据结果。根据该数据结果判断该主存储单元中的每个地址是否都可以进行正确地读写，并当发现地址读写错误时确定该地址为失效地址。存储该确定的主存储单元中的失效地址，以及存储失效地址和备份存储单元地址的映射关系。以及当该访问发起端发起一存储器访问请求时判断该访问发起端的访问地址是否和该存储的失效地址一致，并当确定一致时查询该存储的失效地址和备份存储单元地址的映射关系，从而把访问指向该备份存储单元中对应失效地址的备份存储地址进行访问。本专利技术提供的一种存储器自动检错和容错电路以及控制方法，通过自激励产生测试单元、错误地址判断单元以及失效地址映射存储单元对主存储单元进行自检错以及当出现失效地址时存储确定失效地址与备份存储单元地址的映射关系，从而当访问主存单元时的失效地址时将访问指向备份存储单元中对应的备份存储地址的访问。从而，实现自检测并自动容错的存储器控制电路，对存储器进行自动检查和自动替换工作，以实现芯片对存储器损坏的自检测和自动容错机制。附图说明图1为本专利技术实施方式中的存储器自动检错和容错电路的电路结构示意图；图2为图1所示的存储器自动检错和容错电路中的失效地址映射存储单元的结构示意图；图3为本专利技术实施方式中的存储器自动检错和容错控制方法的流程示意图。标号说明：具体实施方式为详细说明本专利技术的
技术实现思路
、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。请参阅图1，本专利技术实施方式中的一种存储器自动检错和容错电路10包括自动激励产生测试单元11、错误地址判断单元12、失效地址映射存储单元13、地址译码选择单元14以及备份存储单元15。当进行芯片系统设计时，找出访问几率较高而容易出现存储电路失效的存储器，同时也是系统中重要的存储器（通常为一旦出错，会造成整个芯片的无法工作的存储器），该自动检错和容错电路10连接在这类存储器和可以访问存储器的发起端之间进行芯片的自动检错和容错测试。其中，该可以访问存储器的发起端被设置为访问发起端20，确定的存储器通常为主存储单元30，用于存储数据，对芯片起到关键作用，一旦出现任何的损坏都会影响整个芯片的使用。具体地，该访问发起端20、地址译码选择单元14和备份存储单元15依次连接，该地址译码选择单元14还与该主存储单元30连接。该主存储单元30、自动激励产生测试单元11、错误地址判断单元12、失效地址映射存储单元13以及地址译码选择单元14依次连接。当需要对该主存储单元30进行访问时，通过该访问发起端11发起访问存主储单元30，访问该主存储单元30的设备通常是CPU、GPU等可以访问存储器的设备。当芯片开始上电后还但没开始工作之前，该自动激励产生测试单元11自动产生对该主存储单元30的测试激励，对主存储单元30进行测试，该激励内容为对所有地址线进行一次写操作，对每个地址都写入一个不一样的特定值，然后再对所有地址进行一次读操作，并把读出的数据结果送往该错误地址判断单元12。该错误地址判断单元12根据主存储单元30中的每个地址是否都可以进行正确地读写，其判断依据为根据每个地址的依次读数据判断该主存储器30中的每个地址是否都和写入的特定值一致，如果一致则判断该主存储单元30中的所有地址完好无损，可以进行正确的读写，同时结束自动检错流程，准备好可以开始正常工作。如果一旦发现任何地址出现读出数据和期望的特定值不一致时，则认为该地址出现失效，然后把出现错误的地址送往该失效地址映射存储单元13。其中，该错误判断单元12会将每一个地址的判断结果都送往失效地址映射存储单元13。该备份存储单元15用于作为该主存储单元30中失效地址的后备存储空间。请同时参阅图2，该失效地址映射存储本文档来自技高网...

【技术保护点】
一种存储器自动检错和容错电路，用于响应访问发起端发起的访问请求对主存储单元的进行地址访问，其特征在于，所述电路包括：备份存储单元，用于作为所述主存储单元中失效地址的后备存储空间；自激励产生测试单元，用于在待检错芯片上电时自动产生对所述主存储单元的测试激励，对所述主存储单元进行测试，所述激励内容为对所有地址线进行一次写操作，对每个地址都写入一个不一样的特定值，然后再对所有地址进行一次读操作，并产生相应的数据结果；错误地址判断单元，用于根据所述数据结果判断所述主存储单元中的每个地址是否都可以进行正确地读写，并当发现地址读写错误时确定所述地址为失效地址；失效地址映射存储单元，用于存储由所述错误地址判断单元确定的主存储单元中的失效地址，以及存储失效地址和备份存储单元地址的映射关系；以及地址译码选择单元，用于当所述访问发起端发起一存储器访问请求时判断所述访问发起端的访问地址是否和失效地址映射存储单元存储的失效地址一致，并当确定一致时从所述失效地址映射存储单元中查询得到失效地址和备份存储单元地址的映射关系，从而把访问指向所述备份存储单元中对应失效地址的备份存储地址进行访问。

【技术特征摘要】
1.一种存储器自动检错和容错电路，用于响应访问发起端发起的访问请求
对主存储单元的进行地址访问，其特征在于，所述电路包括：
备份存储单元，用于作为所述主存储单元中失效地址的后备存储空间；
自激励产生测试单元，用于在待检错芯片上电时自动产生对所述主存储单
元的测试激励，对所述主存储单元进行测试，所述激励内容为对所有地址线进
行一次写操作，对每个地址都写入一个不一样的特定值，然后再对所有地址进
行一次读操作，并产生相应的数据结果；
错误地址判断单元，用于根据所述数据结果判断所述主存储单元中的每个
地址是否都可以进行正确地读写，并当发现地址读写错误时确定所述地址为失
效地址；
失效地址映射存储单元，用于存储由所述错误地址判断单元确定的主存储
单元中的失效地址，以及存储失效地址和备份存储单元地址的映射关系；以及
地址译码选择单元，用于当所述访问发起端发起一存储器访问请求时判断
所述访问发起端的访问地址是否和失效地址映射存储单元存储的失效地址一
致，并当确定一致时从所述失效地址映射存储单元中查询得到失效地址和备份
存储单元地址的映射关系，从而把访问指向所述备份存储单元中对应失效地址
的备份存储地址进行访问。
2.如权利要求1所述的存储器自动检错和容错电路，其特征在于，所述失
效地址映射存储单元包括备份地址分配控制模块、失效地址列表、备份地址列
表以及已使用备份地址指针存储器；当所述错误地址判断单元将失效地址发送
至所述失效地址映射存储单元中时，所述备份地址分配控制模块在失效地址列
表中查询是否所述失效地址已经存在，并当确定所述失效地址未存在失效地址
列表中时将存储所述主存储单元中失效的地址存储到所述失效地址列表中，从
备份存储单元地址中没有使用的最低地址抽取一个作为主存储单元中失效的地
址的备份地址，存入备份地址列表中。
3.如权利要求2所述的存储器自动检错和容错电路，其特征在于，当所述
备份地址分配控制模块将确定的备份地址存入备份地址列表中时，还将已使用
备份地址指针存储器中的指针值累加一，所述指针初始值为0，每次发现新的失

\t效地址后均累加一，直到指针值大于备份存储单元的最大地址个数之后，所述
电路则不再能继续...

【专利技术属性】
技术研发人员：廖裕民，
申请(专利权)人：福州瑞芯微电子有限公司，
类型：发明
国别省市：福建;35