用于优化信号孔隙度的通孔结构制造技术

一种包括导电栈结构的装置，包括在Mx层上并且在第一迹线上的在第一方向上延伸的Mx层互连、在My层上的My层互连(其中My层是比Mx层低的层)、耦合在Mx层互连与My层互连之间的第一通孔栈、耦合在Mx层互连与My层互连之间的第二通孔栈、在紧邻第一迹线的一迹线上的在第一方向上延伸的第二Mx层互连、以及在紧邻第一迹线的一迹线上的在第一方向上延伸的第三Mx层互连。该Mx层互连在第二Mx层互连与第三Mx层互连之间。第二Mx层互连和第三Mx层互连彼此解耦。

【技术实现步骤摘要】
【国外来华专利技术】用于优化信号孔隙度的通孔结构相关申请的交叉引用本申请要求于2014年10月30日提交的题为“viastructureforoptimizingsignalporosity(用于优化信号孔隙度的通孔结构)”的美国临时申请S/N.62/072,966以及于2015年6月19日提交的题为“viastructureforoptimizingsignalporosity(用于优化信号孔隙度的通孔结构)”的美国专利申请No.14/744,634的权益，这两篇申请通过援引被整体明确纳入于此。背景
本公开一般涉及布局构造，并且尤其涉及用于优化信号孔隙度的通孔结构。背景标准单元是可以用数字逻辑来实现的集成电路。专用集成电路(ASIC)(诸如片上系统(SoC)器件)可包含数千至数百万的标准单元。减小ASIC的大小/面积占用台面是有益的。改善信号孔隙度/可布线性可允许ASIC的大小/面积占用台面被减小。相应地，存在对改善信号孔隙度/可布线性的需要。概览在本公开的一方面，一种装置包括导电栈结构，并且该装置可包括金属x(Mx)层上的在第一迹线上的在第一方向上延伸的Mx层互连、金属y(My)层(其中My层比本文档来自技高网...

【技术保护点】
一种包括导电栈结构的装置，包括：在金属x(Mx)层上并且在第一迹线上在第一方向上延伸的Mx层互连；在金属y(My)层上的My层互连，所述My层是比所述Mx层低的层；耦合在所述Mx层互连与所述My层互连之间的第一通孔栈，所述第一通孔栈包括在金属x‑1(Mx‑1)层上的第一Mx‑1层互连并且包括多个通孔，所述第一Mx‑1层互连是比所述My层互连高的层，所述第一Mx‑1层互连在第二迹线上在第二方向上延伸，所述第二方向与所述第一方向正交，所述多个通孔包括在所述第一迹线与所述第二迹线的交叠部分内连接到所述Mx层互连和所述第一Mx‑1层互连的第一通孔，所述多个通孔包括耦合在所述My层互连与所述第一Mx‑1...

【技术特征摘要】
【国外来华专利技术】2014.10.30 US 62/072,966;2015.06.19 US 14/744,6341.一种包括导电栈结构的装置，包括：在金属x(Mx)层上并且在第一迹线上在第一方向上延伸的Mx层互连；在金属y(My)层上的My层互连，所述My层是比所述Mx层低的层；耦合在所述Mx层互连与所述My层互连之间的第一通孔栈，所述第一通孔栈包括在金属x-1(Mx-1)层上的第一Mx-1层互连并且包括多个通孔，所述第一Mx-1层互连是比所述My层互连高的层，所述第一Mx-1层互连在第二迹线上在第二方向上延伸，所述第二方向与所述第一方向正交，所述多个通孔包括在所述第一迹线与所述第二迹线的交叠部分内连接到所述Mx层互连和所述第一Mx-1层互连的第一通孔，所述多个通孔包括耦合在所述My层互连与所述第一Mx-1层互连之间的第二通孔，所述第二通孔在所述第一迹线与所述第二迹线的交叠部分内；耦合在所述Mx层互连与所述My层互连之间的第二通孔栈，所述第二通孔栈包括第二Mx-1层互连和第二多个通孔，所述第二Mx-1层互连在第三迹线上在第二方向上延伸，所述第二多个通孔包括在所述第一迹线与所述第三迹线的交叠部分内连接到所述Mx层互连和所述第二Mx-1层互连的第三通孔，所述第二多个通孔包括耦合在所述My层互连与所述第二Mx-1层互连之间的第四通孔，所述第四通孔在所述第一迹线与所述第三迹线的交叠部分内；在紧邻所述第一迹线的第四迹线上在第一方向上延伸的第二Mx层互连；以及在紧邻所述第一迹线的第五迹线上在第一方向上延伸的第三Mx层互连，所述Mx层互连在所述第二Mx层互连与所述第三Mx层互连之间，所述第二Mx层互连和所述第三Mx层互连彼此解耦。2.如权利要求1所述的装置，其特征在于：所述第一通孔和所述第二通孔各自具有大致为w的宽度，并且所述第一Mx-1层互连延伸过所述第一通孔和所述第二通孔达至少长度3w；以及所述第三通孔和所述第四通孔各自具有大致为w的宽度，并且所述第二Mx-1层互连延伸过所述第三通孔和所述第四通孔达至少长度3w。3.如权利要求1所述的装置，其特征在于，进一步包括在所述第一Mx-1层互连和所述第二Mx-1层互连之间在第二方向上延伸的第三Mx-1层互连，所述第三Mx-1层互连与所述第一Mx-1层互连和第二Mx-1层互连解耦。4.如权利要求1所述的装置，其特征在于，所述Mx层互连与所述Mx层上的任何互连解耦。5.如权利要求1所述的装置，其特征在于，所述第一Mx-1层互连与所述Mx-1层上除了所述第二Mx-1层互连之外的任何互连解耦。6.如权利要求5所述的装置，其特征在于，所述第一Mx-1层互连与所述Mx层与Mx-1层之间除了所述第一通孔之外的任何通孔解耦。7.如权利要求1所述的装置，其特征在于，所述第二Mx-1层互连与所述Mx-1层上除了所述第一Mx-1层互连之外的任何互连解耦。8.如权利要求7所述的装置，其特征在于，所述第二Mx-1层互连与所述Mx层与所述Mx-1层之间除了所述第三通孔之外的任何通孔解耦。9.如权利要求1所述的装置，其特征在于，所述My层是M3层。10.如权利要求1所述的装置，其特征在于，进一步包括位于所述My层互连之下的多个金属氧化物半导体(MOS)晶体管，其中所述My层互连被耦合至这些MOS晶体管中的至少一者的源极。11.如权利要求1所述的装置，其特征在于，所述第一和第三通孔被至少一条迹线隔开，而所述第二和第四通孔被至少一条迹线隔开。12.如权利要求11所述的装置，其特征在于，所述第一和第三通孔被一条迹线隔开，而所述第二和第四通孔被一条迹线隔开。13.如权利要求1所述的装置，其特征在于，所述第一Mx-1层互连跨至少三条迹线延伸。14.如权利要求1所述的装置，其特征在于，进一步包括：在第四迹线上的在第一方向上延伸的第二Mx层互连；耦合在所述第二Mx层互连与所述My层互连之间的第三通孔栈，所述第三通孔栈包括所述第一Mx-1层互连和第三多个通孔，所述第三多个通孔包括在所述第四迹线与所述第二迹线的交叠部分内连接到所述第二Mx层互连和所述第一Mx-1层互连的第五通孔，所述第三多个通孔包括耦合在所述My层互连与所述第一Mx-1层互连之间的第六通孔，所述第六通孔在所述第四迹线与所述第二迹线的交叠部分内；以及耦合在所述第二Mx层互连与所述My层互连之间的第四通孔栈，所述第四通孔栈包括所述第二Mx-1层互连和第四多个通孔，所述第四多个通孔包括在所述第四迹线与所述第三迹线的交叠部分内连接到所述第二Mx层互连和所述第二Mx-...

【专利技术属性】
技术研发人员：X·孟，J·H·郑，Y·C·潘，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US