用于FRAM的时间跟踪电路制造技术
【技术实现步骤摘要】
用于FRAM的时间跟踪电路
这个公开大体上涉及铁电随机存取存储器(FRAM)，并且更具体地涉及提供用于FRAM的时间跟踪电路的方法和设备。
技术介绍
铁电随机存取存储器(FRAM)是一种包括位单元的阵列的非易失性存储装置。每个FRAM位单元包括存储电荷的铁电电容器。电荷对应于逻辑值。能够通过存储控制器改变(例如，写入)和/或读取电荷。常规的FRAM电路包含一定数量的行和列的位单元(例如，512行和72列)。然而，FRAM技术的进展已经导致各种数量的行和列的FRAM的电路。例如，FRAM可以包括允许高达非易失性存储器的7.2万位的32-512行和8-144列。
技术实现思路
本文中公开的示例提供存储器阵列中的时间跟踪电路。本文中公开的示例设备包括控制器，以输出第一信号和第二信号。这种示例包括：第一驱动器，其响应于接收第一信号而在对应于第一晶体管的尺寸的第一延迟之后向第一晶体管输出第一电压；第一晶体管，其向位单元的板线(plateline)输出第二电压。这种示例包括：第二驱动器，其响应于接收第二信号而在对应于第二晶体管的尺寸的第二延迟之后向第二晶体管输出第三电压；第二晶体...
【技术保护点】
一种存储器电路，包括：控制器，其输出信号至驱动器的输入端；晶体管，其耦合所述驱动器的输出端；驱动器，其响应于接收所述信号，向所述晶体管输出第一电压；并且所述晶体管响应于接收所述第一电压，在晶体管延迟之后向位单元输出第二电压，所述晶体管基于所述存储器电路的尺寸被选择。
【技术特征摘要】
2016.03.01 US 15/057,4751.一种存储器电路，包括：控制器，其输出信号至驱动器的输入端；晶体管，其耦合所述驱动器的输出端；驱动器，其响应于接收所述信号，向所述晶体管输出第一电压；并且所述晶体管响应于接收所述第一电压，在晶体管延迟之后向位单元输出第二电压，所述晶体管基于所述存储器电路的尺寸被选择。2.根据权利要求1所述的存储器电路，其中所述控制器被构造成在预定延迟之后输出所述信号。3.根据权利要求2所述的存储器电路，其中所述晶体管被构造成向位单元的板线输出所述第二电压。4.根据权利要求3所述的存储器电路，其中所述晶体管延迟和所述预定延迟的和近似地是最优读延迟。5.根据权利要求4所述的存储器电路，其中，所述最优读延迟对应于读取存储在所述位单元中的逻辑值所必需的延迟时间的最小量。6.根据权利要求5所述的存储器电路，进一步包括铁电随机存取存储器阵列即FRAM阵列，延迟的所述最小量对应于所述FRAM阵列中的位单元行的数量，其中，增加行的所述数量增加延迟的所述最小量。7.根据权利要求3所述的存储器电路，其中所述第二电压是第二电压脉冲，所述晶体管进一步基于所述第二电压脉冲的宽度被选择，所述宽度是在所述位单元中读取或写入逻辑值所必需的最小宽度。8.根据权利要求2所述的存储器电路，其中所述晶体管被构造成向位单元的位线输出所述第二电压。9.根据权利要求8所述的存储器电路，其中所述晶体管延迟和所述预定延迟的和近似地是最优写延迟。10.根据权利要求9所述的存储器电路，其中所述最优写延迟对应于向位单元写入逻辑值所必需的延迟时间的最小量。11.根据权利要求10所述的存储器电路，进一步包括FRAM阵列，延迟的所述最小量对应于所述FRAM阵列中的位单元列的数量，其中，增加列的所述数量增加延迟的所述最小量。12.根据权利要8所述的存储器电路，其中所述第二电压是第二电压脉冲，所述晶体管进一步基于所述第二电压脉冲的宽度被选择，所述宽度是在所述位单元中写入逻辑值所必需的最小宽度。13.根据权利要求2所述的存储器电路，其中所述控制包括用于生成所述预定延迟的时序电路。14.根据权利要求1所述的存储器电路，其中所述位单元包括铁电电容器。15.根据权利要求14所述的存储器电路，其中所述晶体管被构造成输出所述第二电压以通过对所述铁电电容器充电而将所述位单元编程为具有逻辑值。16.根据权利要求14所述的存储器电路，其中所述晶体管被构造成输出所述第二电压以通过使所述铁电电容器放电而读...
【专利技术属性】
技术研发人员：D·J·托普斯，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US
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