一种数据处理电路、系统及数据处理方法技术方案

本发明专利技术公开了一种数据处理电路、系统及数据处理方法，电路包括：多核可编程逻辑和2个以上的单核DSP，多核可编程逻辑进一步包括FPGA核和1个以上的ARM核。FPGA核将采集到的数据传输至单核DSP，单核DSP对数据进行计算后将计算结果返回至FPGA核，并由FPGA核对外部的控制对象进行实时控制。ARM核通过多核可编程逻辑内部的数据交互读取FPGA核的数据，并对外输出来自于FPGA核的数据。本发明专利技术能够解决现有电路存在的数据传输效率低、电路复杂且庞大、占用大量接口资源的技术问题。

【技术实现步骤摘要】
一种数据处理电路、系统及数据处理方法
本专利技术涉及数据处理
，尤其是涉及一种应用于复杂实时控制与逻辑控制的具有多核可编程逻辑和多个DSP的电路、系统及数据处理方法。
技术介绍
在现有技术中，FPGA（FieldeProgrammableLogicArray，现场可编程逻辑阵列）具有高效的数据管理与实时数据通讯能力，ARM（AdvancedRISCMachine，精简指令集微处理器）具有优秀的逻辑控制能力，而DSP（DigitalSignalProcessor，数字信号处理器）具有强大的数学运算与实时数据处理能力，将三者结合用于需同时完成复杂实时数据处理与逻辑控制功能的领域，是一种较好的技术方案。在FPGA+ARM+DSP的架构中，FPGA、ARM和DSP三者之间都需要交换数据。在不同的应用场合中，三者之间需交换的数据多少，以及对于实时性的要求并不完全一样。在某些场合中，FPGA与ARM需要交换大量数据但实时性要求低，与DSP需交换的数据较少且实时性要求高，而ARM与DSP交换的数据最少。因此，如何根据工程实际的需要，设计出能在FPGA、ARM和DSP之间更加高效地传输数据的架构，是本领域亟待解决的技术问题。在现有FPGA+ARM+DSP架构的技术方案中，有的方案是采用FPGA、ARM和DSP均为独立芯片，FPGA与ARM、DSP之间直接交互数据，ARM和DSP之间通过外部双口RAM交换数据。有的方案则是采用ARM和DSP集成在同一芯片内，FPGA与ARM及DSP之间直接交换数据。在第一种现有方案中，FPGA与ARM、DSP都需要交换数据的接口，硬件较为庞大。FPGA和ARM、DSP进行大量数据交换时效率较低，形成实时数据交换的通道瓶颈。同时，ARM和DSP之间通过外部双口RAM交换数据，占用ARM和DSP的大量资源，效率更加低下。而在第二种现有方案中，ARM和DSP之间交换数据的效率较高，但FPGA与ARM、DSP进行大量数据交换时效率较低，形成实时数据交换的通道瓶颈。包括上述两种技术方案在内的现有技术均存在以下技术缺陷：（1）现有使用FPGA+ARM+DSP架构的系统，在FPGA与ARM之间大量实时数据交换时会出现通道瓶颈问题，导致数据流无法在FPGA、ARM和DSP中高效率传输；（2）现有使用FPGA+ARM+DSP架构的系统，由于芯片数量的增加造成控制单元印制板面积增大、外部电路复杂，对控制系统的性能提升产生负面影响；（3）现有使用FPGA+ARM+DSP架构的系统利用传统的并性总线，传统的并行总线技术是一种单端总线技术，需要占用芯片的大量接口、布线麻烦，且通讯速率受到限制。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种数据处理电路、系统及数据处理方法，解决现有电路存在的数据传输效率低、电路复杂且庞大、占用大量接口资源的技术问题。为了实现上述专利技术目的，本专利技术具体提供了一种数据处理电路的技术实现方案，一种数据处理电路，包括：多核可编程逻辑和2个以上的单核DSP，所述多核可编程逻辑进一步包括FPGA核和1个以上的ARM核。所述FPGA核将采集到的数据传输至所述单核DSP，所述单核DSP对数据进行计算后将计算结果返回至所述FPGA核，并由所述FPGA核对外部的控制对象进行实时控制。所述ARM核通过所述多核可编程逻辑内部的数据交互读取所述FPGA核的数据，并对外输出来自于所述FPGA核的数据。本专利技术还具体提供了另一种数据处理电路的技术实现方案，一种数据处理电路，包括：多核可编程逻辑和1个以上的多核DSP，所述多核DSP包括2个以上的DSP核，所述多核可编程逻辑进一步包括FPGA核和1个以上的ARM核。所述FPGA核将采集到的数据传输至所述多核DSP，所述多核DSP对数据进行计算后将计算结果返回至所述FPGA核，并由所述FPGA核对外部的控制对象进行实时控制。所述ARM核通过所述多核可编程逻辑内部的数据交互读取所述FPGA核的数据，并对外输出来自于所述FPGA核的数据。本专利技术具体提供了第三种数据处理电路的技术实现方案，一种数据处理电路，包括：多核可编程逻辑，1个以上的单核DSP，以及1个以上的多核DSP，所述多核DSP包括2个以上的DSP核，所述多核可编程逻辑进一步包括FPGA核和1个以上的ARM核。所述FPGA核将采集到的数据传输至所述单核DSP和多核DSP，所述单核DSP和多核DSP对数据进行计算后将计算结果返回至所述FPGA核，并由所述FPGA核对外部的控制对象进行实时控制。所述ARM核通过所述多核可编程逻辑内部的数据交互读取所述FPGA核的数据，并对外输出来自于所述FPGA核的数据。优选的，所述FPGA核与所述单核DSP之间，或所述FPGA核与所述多核DSP之间通过RapidIO总线和/或uPP总线互联。优选的，所述单核DSP之间，或所述单核DSP与所述多核DSP之间，或所述多核DSP与所述多核DSP之间，通过RapidIO总线互联。优选的，所述单核DSP之间，或所述单核DSP与所述多核DSP之间，或所述多核DSP与所述多核DSP之间，通过RapidIO总线实现串行结构的相邻单核DSP或相邻多核DSP，或相邻单核DSP与多核DSP通信，所述单核DSP或多核DSP仅与所述多核可编程逻辑，以及相邻的单核DSP或多核DSP直接交换数据。优选的，采集到的数据经过所述FPGA核处理、分类后，再通过RapidIO接口和/或uPP接口传输至所述单核DSP和/或多核DSP。所述单核DSP和/或DSP核根据分工不同对所述FPGA核传输来的数据分别进行计算，计算结果通过RapidIO总线和/或uPP总线返回至所述FPGA核。本专利技术还另外具体提供了一种数据处理系统的技术实现方案，一种数据处理系统，包括：数据采集处理模块、通讯模块，以及如上所述的数据处理电路。所述数据采集处理模块将外部采集到的模拟、数字信号，经过调制、转换后传输至所述FPGA核。所述ARM核通过所述FPGA核获取所述数据采集处理模块传输的数据，以及所述单核DSP和/或多核DSP返回的数据，并通过所述通讯模块将获取的数据传输至外部的上位机或数据存储单元。优选的，所述数据采集处理模块通过LVDS接口与所述多核可编程逻辑进行数据传输，所述通讯模块通过包括RS485、RS232，以及以太网MII在内的任一种或多种通讯接口与所述多核可编程逻辑进行数据传输。优选的，所述数据处理电路包括4个单核DSP或4个多核DSP；或包括单核DSP和多核DSP，所述单核DSP和多核DSP的数量和为4个。所述多核可编程逻辑包括2个ARM核。本专利技术还另外具体提供了一种数据处理方法的技术实现方案，一种数据处理方法，包括以下步骤：S101：数据采集处理模块将外部采集到的模拟、数字信号，经过调制、转换后传输至FPGA核；S102：所述FPGA核将采集到的数据传输至单核DSP和/或多核DSP，所述单核DSP和/或多核DSP对数据进行计算后将计算结果返回至所述FPGA核，并由所述FPGA核对外部的控制对象进行实时控制；S103：ARM核通过所述多核可编程逻辑内部的数据交互读取所述FPGA核的数据，并向通讯模块输出来自于所述FPGA核的数据；S103：所述通讯模块接收所述ARM核本文档来自技高网...

【技术保护点】
一种数据处理电路，其特征在于，包括：多核可编程逻辑（1）和2个以上的单核DSP，所述多核可编程逻辑（1）进一步包括FPGA核（2）和1个以上的ARM核；所述FPGA核（2）将采集到的数据传输至所述单核DSP，所述单核DSP对数据进行计算后将计算结果返回至所述FPGA核（2），并由所述FPGA核（2）对外部的控制对象进行实时控制；所述ARM核通过所述多核可编程逻辑（1）内部的数据交互读取所述FPGA核（2）的数据，并对外输出来自于所述FPGA核（2）的数据。

【技术特征摘要】
1.一种数据处理电路，其特征在于，包括：多核可编程逻辑（1）和2个以上的单核DSP，所述多核可编程逻辑（1）进一步包括FPGA核（2）和1个以上的ARM核；所述FPGA核（2）将采集到的数据传输至所述单核DSP，所述单核DSP对数据进行计算后将计算结果返回至所述FPGA核（2），并由所述FPGA核（2）对外部的控制对象进行实时控制；所述ARM核通过所述多核可编程逻辑（1）内部的数据交互读取所述FPGA核（2）的数据，并对外输出来自于所述FPGA核（2）的数据。2.一种数据处理电路，其特征在于，包括：多核可编程逻辑（1）和1个以上的多核DSP，所述多核DSP包括2个以上的DSP核，所述多核可编程逻辑（1）进一步包括FPGA核（2）和1个以上的ARM核；所述FPGA核（2）将采集到的数据传输至所述多核DSP，所述多核DSP对数据进行计算后将计算结果返回至所述FPGA核（2），并由所述FPGA核（2）对外部的控制对象进行实时控制；所述ARM核通过所述多核可编程逻辑（1）内部的数据交互读取所述FPGA核（2）的数据，并对外输出来自于所述FPGA核（2）的数据。3.一种数据处理电路，其特征在于，包括：多核可编程逻辑（1），1个以上的单核DSP，以及1个以上的多核DSP，所述多核DSP包括2个以上的DSP核，所述多核可编程逻辑（1）进一步包括FPGA核（2）和1个以上的ARM核；所述FPGA核（2）将采集到的数据传输至所述单核DSP和多核DSP，所述单核DSP和多核DSP对数据进行计算后将计算结果返回至所述FPGA核（2），并由所述FPGA核（2）对外部的控制对象进行实时控制；所述ARM核通过所述多核可编程逻辑（1）内部的数据交互读取所述FPGA核（2）的数据，并对外输出来自于所述FPGA核（2）的数据。4.根据权利要求1至3中任一项所述的数据处理电路，其特征在于：所述FPGA核（2）与所述单核DSP之间，或所述FPGA核（2）与所述多核DSP之间通过RapidIO总线和/或uPP总线互联。5.根据权利要求4所述的数据处理电路，其特征在于：所述单核DSP之间，或所述单核DSP与所述多核DSP之间，或所述多核DSP与所述多核DSP之间，通过RapidIO总线互联。6.根据权利要求5所述的数据处理电路，其特征在于：所述单核DSP之间，或所述单核DSP与所述多核DSP之间，或所述多核DSP与所述多核DSP之间，通过RapidIO总线实现串行结构的相邻单核DSP或相邻多核DSP，或相邻单核DSP与多核DSP通信，所述单核DSP或多核DSP仅与所述多核可编程逻辑（1），以及相邻的单核DSP或多核DSP直接交换数据。7.根据权利要求5或6所述的数据处理电路，其特征在于：采集到的数据经过所述FPGA核（2）处理、分类后，再通过RapidIO接口和/或uPP接口传输至所述单核DSP和/或多核DSP；所述单核DSP和/或DSP核根据分工不同对所述FPGA核（2）传输来的数据分别进行计算，计算结果通过RapidIO总线和/或uPP总线返回至所述FPGA核（2）。8.一种数据处理系统，其特征在于，包括：数据采集处理模块（9）、通讯模块（10），以...

【专利技术属性】
技术研发人员：吕阳，李泽泉，尚敬，戴计生，徐绍龙，罗云飞，倪大成，李雪江，郑良广，邱岳峰，
申请(专利权)人：中车株洲电力机车研究所有限公司，
类型：发明
国别省市：湖南,43