一种阵列基板制造技术

本发明专利技术公开了一种阵列基板，包括：衬底，其包括栅极线；形成于所述衬底上的钝化层；以及形成于所述钝化层上的像素电极层，其包括像素电极的图案；其中，沿所述栅极线的输出近端至输出远端的方向，所述像素电极的面积逐渐增大。采用本发明专利技术可以使得沿栅极线的输出近端至输出远端的方向，栅极线的压降一致，进而使得栅极线各个输出端的输出电压一致，提升了面板显示的均一性。

【技术实现步骤摘要】
一种阵列基板
本专利技术涉及液晶显示
，尤其涉及一种阵列基板。
技术介绍
在液晶显示装置进行画面显示时，每帧画面的切换是通过栅极线扫描的方式实现的。由于栅极线由金属材料形成，且金属材料具有电阻，因此随着栅极线传输距离的增大，栅极线上的电压会降低，这种现象称之为压降。图1示出了现有技术中的阵列基板布线示意图。如图1所示，包括栅极线101、数据线102、开关元件103、过孔104。随着像素1、像素2和像素3距离栅极线输入端的由近至远，各像素的压降会发生由低至高的变化。图2示出了对应图1的各像素驱动电压波形示意图。在图2中，V1表示像素1的压降，ΔV1表示像素1的馈通电压，V2表示像素2的压降，ΔV2表示第像素2的馈通电压，V3表示像素3的压降，ΔV3表示像素3的馈通电压，Vgh表示栅极线理想输入电压。可见，随着像素1、像素2和像素3距离栅极线输入端的由近至远(即距离扫描信号驱动电路由近及远)，各像素的压降会发生由低至高的变化，即V1＜V2＜V3。现有技术的不足在于：各像素的压降不一致会造成靠近栅极线输入端的画面较亮，远离栅极线输入端的画面较暗，影响面板显示均一性。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种阵列基板，包括：衬底，其包括栅极线；形成于所述衬底上的钝化层；以及形成于所述钝化层上的像素电极层，其包括像素电极的图案；其中，沿所述栅极线的输出近端至输出远端的方向，所述像素电极的面积逐渐增大。在一个实施例中，所述像素电极为具有梳齿的梳状结构，沿所述栅极线的输出近端至输出远端的方向，所述梳齿的长度相同，宽度逐渐增大。在一个实施例中，所述像素电极为具有至少两个梳齿的梳状结构，同一像素电极的梳齿的宽度相同。在一个实施例中，所述像素电极的材料为以下任一材料：氧化铟锡、氧化铟锌和氧化锡。在一个实施例中，还包括多个开关元件，每一个开关元件与其对应的像素电极电性连接。在一个实施例中，所述开关元件为双栅型薄膜晶体管。在一个实施例中，所述衬底包括：基板；形成于所述基板上的沟道层，其包括多个导电沟道；形成于所述沟道层和裸露的基板上的第一绝缘层；对应所述导电沟道形成于所述第一绝缘层上的第一金属层，其包括所述栅极线的图案以及所述开关元件的栅极的图案；形成于所述第一金属层和裸露的第一绝缘层上的第二绝缘层；形成于所述第二绝缘层上的第二金属层，其包括所述开关元件的源极和漏极的图案，所述源极和漏极用于连接所述沟道层，所述漏极还用于连接所述像素电极；形成于所述第二金属层和裸露的第二绝缘层上的平坦层；以及形成于所述平坦层上的公共电极层，其上设置有所述钝化层。在一个实施例中，所述沟道层还包括设置于所述导电沟道两端的离子重掺杂区，所述离子重掺杂区包括连接所述漏极的漏极区和连接所述源极的源极区。在一个实施例中，在所述导电沟道与所述离子重掺杂区之间设置有离子轻掺杂区。在一个实施例中，所述沟道层的材料为低温多晶硅。与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：应用本专利技术实施例提供的阵列基板，通过沿栅极线的输出近端至输出远端的方向，像素电极的面积设置为逐渐增大，相应的各像素的存储电容也逐渐增大，可以使得沿栅极线的输出近端至输出远端的方向，栅极线的压降一致，进而使得栅极线各个输出端的输出电压一致，提升了面板显示的均一性。本专利技术的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。附图说明附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与本专利技术的实施例共同用于解释本专利技术，并不构成对本专利技术的限制。在附图中：图1示出了现有技术中的阵列基板布线示意图；图2示出了对应图1的各像素驱动电压波形示意图；图3示出了本专利技术实施例一的阵列基板各膜层的剖面示意图；图4示出了本专利技术实施例二的阵列基板布线示意图。具体实施方式以下将结合附图及实施例来详细说明本专利技术的实施方式，借此对本专利技术如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本专利技术中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本专利技术的保护范围之内。在现有技术中，沿栅极线的输出近端至输出远端的方向，各像素的压降会发生由低至高的变化，从而会造成靠近栅极线输入端的画面较亮，远离栅极线输入端的画面较暗，影响面板显示均一性。为解决上述技术问题，本专利技术实施例提供了一种阵列基板。实施例一如图3所示，是本专利技术实施例的阵列基板各膜层的剖面示意图。本实施例的阵列基板主要包括衬底301、钝化层302以及像素电极层303。具体地，衬底301包括栅极线10。钝化层302形成于衬底301上。像素电极层303形成于钝化层302上，且包括像素电极的图案。其中，沿栅极线10的输出近端至输出远端的方向(如图3中箭头标注方向所示，即距离扫描信号驱动电路由近及远的方向)，像素电极的面积逐渐增大。在液晶显示面板中，其栅极线压降的表达式为：其中，ΔVp表示栅极线10的压降值，Cgs表示栅极线10与开关元件的源极/漏极之间的电容，Clc表示液晶电容，Cs表示存储电容，Vghl表示理想输入电压与实际输入电压的差值。在现有技术中，沿栅极线的输出近端至输出远端的方向，各像素的Cgs越来越大。根据上述栅极线压降的表达式可知，在其他参数取值不变的情况下，栅极线10的压降ΔVp与栅极线10与开关元件的源极/漏极之间的电容Cgs成正比。因此，各像素的栅极线压降会发生由低至高的变化。由上述栅极线压降的表达式可知，存储电容Cs影响栅极线10的压降ΔVp。在其他参数取值不变的情况下，栅极线10的压降ΔVp与存储电容Cs成反比。也即，存储电容Cs越大，栅极线10的压降ΔVp越小；反之，存储电容Cs越小，栅极线10的压降ΔVp越大。上述存储电容Cs的表达式为：其中，ε表示电极间介质的介电常数，S表示电极的正对面积，d表示电极间距离。由上述存储电容Cs的表达式可知，在电极间介质的介电常数ε和电极间距离d取值不变的情况下，存储电容Cs与电极的正对面积S成正比。结合表达式(1)可以看出，像素电极的面积越大，存储电容Cs越大，栅极线10的压降ΔVp越小；反之，像素电极的面积越小，则存储电容Cs越小，栅极线10的压降ΔVp越大。因此，沿栅极线10的输出近端至输出远端的方向，像素电极的面积逐渐增大，可以使得沿栅极线10的输出近端至输出远端的方向，栅极线10的压降逐渐增大。那么，可以通过调整像素电极的面积来确保栅极线10的输出近端至输出远端的压降ΔVp趋于一致，使得栅极线10各个输出端的输出电压一致，提升了面板显示的均一性。实施例二本实施例是对实施例一的进一步优化。图4示出了本专利技术实施例二的阵列基板布线示意图。如图4所示，像素电极3031为具有梳齿的梳状结构。沿栅极线10的输出近端至输出远端的方向(如图4中箭头标注方向所示，即距离扫描信号驱动电路由近及远的方向)，梳齿的长度相同，宽度逐渐增大。也即，在不改变梳齿长度的情况下通过改变梳齿的宽度来改变像素电极3031的面积。本实施例只是提供一种优选方式，不做具体限定。在本实施例中，由本文档来自技高网...

【技术保护点】
一种阵列基板，其特征在于，包括：衬底，其包括栅极线；形成于所述衬底上的钝化层；以及形成于所述钝化层上的像素电极层，其包括像素电极的图案；其中，沿所述栅极线的输出近端至输出远端的方向，所述像素电极的面积逐渐增大。

【技术特征摘要】
1.一种阵列基板，其特征在于，包括：衬底，其包括栅极线；形成于所述衬底上的钝化层；以及形成于所述钝化层上的像素电极层，其包括像素电极的图案；其中，沿所述栅极线的输出近端至输出远端的方向，所述像素电极的面积逐渐增大。2.根据权利要求1所述的阵列基板，其特征在于，所述像素电极为具有梳齿的梳状结构，沿所述栅极线的输出近端至输出远端的方向，所述梳齿的长度相同，宽度逐渐增大。3.根据权利要求2所述的阵列基板，其特征在于，所述像素电极为具有至少两个梳齿的梳状结构，同一像素电极的梳齿的宽度相同。4.根据权利要求1至3中任一项所述的阵列基板，其特征在于，所述像素电极的材料为以下任一材料：氧化铟锡、氧化铟锌和氧化锡。5.根据权利要求1至3中任一项所述的阵列基板，其特征在于，还包括多个开关元件，每一个开关元件与其对应的像素电极电性连接。6.根据权利要求5所述的阵列基板，其特征在于，所述开关元件为双栅型薄膜晶体管。7.根据权利要求6所述的阵列基板，其特征在于，所述衬底包...

【专利技术属性】
技术研发人员：张嘉伟，张占东，
申请(专利权)人：武汉华星光电技术有限公司，
类型：发明
国别省市：湖北,42