电荷域相位误差校准电路及采用该校准电路的DDS电路制造技术

本发明专利技术提供了一种电荷域相位误差校准电路及采用该校准电路的DDS。所述电荷域相位误差校准电路包括：电荷域相位误差检测放大电路、K位电荷域模数转换器、控制电路、ROM模块、SRAM模块以及第一延迟电路和第二延迟电路。所述采用电荷域相位误差校准电路的DDS包括：相位累加器、相位幅度转换器、N位电流模DAC、电荷域相位误差校准电路、时钟产生电路和模式控制电路。所述电荷域相位误差校准电路及采用该校准电路的DDS均可根据系统精度和硬件开销自动折衷选择校准精度和速度，并且具有低功耗特点。

【技术实现步骤摘要】
电荷域相位误差校准电路及采用该校准电路的DDS电路
本专利技术涉及一种误差校准电路，具体来说是一种采用电荷域信号处理技术的DDS相位误差校准电路及采用该校准电路的DDS。
技术介绍
直接数字频率合成技术是一种通过数字手段合成所需要的各种不同频率的信号，最后通过数字模拟转换器将其转换成模拟信号输出的技术。该技术以其特有的特点：可编程、跳频快、分辨率高、调频精度高等优点而成为当今频率合成技术中的主要技术之一，广泛应用于移动通讯，军用和商用雷达系统等通讯领域。直接数字频率合成器(DDS)主要由三个模块组成：相位累加器，相位幅度转换器和数模转换器(DAC)。整个DDS系统通常有两个输入量：参考时钟fs和频率控制字X。相位累加器在时钟的控制下，在每一个时钟脉冲输入时，不断对频率控制字进行线性相位累加。相位累加器输出的数据就是合成信号的相位，相位累加器的输出频率也就是直接数字频率合成器输出的信号频率。截取累加器输出的相位值输入相位幅度转换器,经运算转换输出与该相位值相对应的数字化幅度值。通过数模转换器将数字量转变成模拟量，再经过低通滤波器平滑并滤除不需要的取样信号，输出频率纯净的正弦或余弦信号。从DDS的工作原理我们可以看出，由于时钟非理想特性、DAC输入信号不同步、DAC内部模块时序不同步、电源以及电路设计上可能存在的信号串扰等因素的影响，会使得DAC的输出信号存在相位误差。在实际应用中，由于加工工艺的波动、工作环境的变化等，还会使DDS存在一定的相位误差存在一定的随机性，具体表现为不同DDS芯片的相位误差不尽相同。在相控雷达等要求对DDS相位误差一致性进行精确控制的应用中，DDS芯片之间相位误差不一致导致的问题将会使得DDS芯片无法满足精度要求。因此设计集成于DDS芯片内的高精度相位误差校准电路很有现实意义。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供一种采用电荷域信号处理技术的DDS相位误差校准电路及采用该校准电路的DDS，能够实现高精度的相位误差校准。本专利技术的目的可以通过以下技术方案实现：所述的电荷域相位误差校准电路，其结构包括：电荷域相位误差检测放大电路、K位电荷域模数转换器、控制电路、ROM模块、SRAM模块以及第一延迟电路和第二延迟电路；上述电路的连接关系为：电荷域相位误差检测放大电路的第一和第二输入端分别连接到DDS芯片内N位电流模DAC的信号输出差分端口，电荷域相位误差检测放大电路的控制输入端连接到控制电路的K位选择码输出端口，电荷域相位误差检测放大电路的差分电压输出端连接到K位电荷域模数转换器的差分电压输入端；K位电荷域模数转换器的K位量化码输出到控制电路的误差输入端口；控制电路的ROM控制端口输出控制信号给ROM模块，控制电路的SRAM控制端口输出控制信号给SRAM模块，控制电路的第一K位延迟码输出端连接到第一延迟电路的第二输入端口，控制电路的第二K位延迟码输出端连接到第二延迟电路的第二输入端口，控制电路的校准控制信号Ctrl输出端口同时连接到电荷域相位误差检测放大电路、K位电荷域模数转换器、第一延迟电路以及第二延迟电路的校准控制信号Ctrl输入端口；第一延迟电路的第一输入端口连接ROM模块的第一N位校准码输出端，第一延迟电路的第三输入端口连接X位相位控制输入码，第一延迟电路的输出端口将X位转换码输出到DDS芯片内的相位幅度转换器；第二延迟电路的第一输入端口连接ROM模块的第二N位校准码输出端，第二延迟电路的第三输入端口连接N位幅度控制输入码，第二延迟电路的输出端口将N位转换码输出到DDS芯片内的N位电流模DAC；其中，X和N均为任意的正整数，K为不大于N的正整数。所述电荷域相位误差校准电路，其工作模式包括校准模式和补偿模式；并且在电路工作时先进入校准模式，后进入补偿模式；在进入校准模式时，X位相位控制输入码、N位幅度控制输入码、第一K位延迟码和第二K位延迟码均无效，第一N位校准码输入到第一延迟电路，第二N位校准码输入到第二延迟电路，电荷域相位误差校准电路依次对DDS芯片内的N位电流模DAC和相位幅度转换器进行相位误差校准；在进入补偿模式时，X位相位控制输入码和N位幅度控制输入码分别输入到第一延迟电路和第二延迟电路，第一N位校准码和第二N位校准码无效，第一K位延迟码和第二K位延迟码有效，电荷域相位误差校准电路同时对DDS芯片内的N位电流模DAC和相位幅度转换器进行相位补偿。当进入校准模式时，电路的工作顺序如下：1、首先对DDS芯片内的N位电流模DAC进行相位误差校准：控制电路通过Ctrl信号首先控制电荷域相位误差检测放大电路、K位电荷域模数转换器和第二延迟电路进入校准模式，同时输出K位选择码给电荷域相位误差检测放大电路，开始对DDS芯片内的N位电流模DAC进行相位误差校准；然后控制电路产生第一组K位选择码，同时控制ROM模块产生第一组第二N位校准码，N位电流模DAC得到与第一组第二N位校准码对应的第一组差分输出电流信号Iop和Ion；电荷域相位误差检测放大电路通过检测Iop-Ion量，并将其处理得到误差电压；K位电荷域模数转换器将误差电压进行模数转换，可以得到第一组K位量化码并输出到控制电路；控制电路将接收得到第一组K位量化码存储在SRAM模块中，完成一种输入条件下的待校准DDS芯片内的N位电流模DAC电路相位误差量化；紧接着，控制电路产生第二组K位选择码，同时控制ROM模块产生第二组第二N位校准码，经过N位电流模DAC、电荷域相位误差检测放大电路和K位电荷域模数转换器处理，可以得到第二组K位量化码并输出到控制电路；控制电路将接收得到第二组K位量化码存储在SRAM模块中，完成二种输入条件下的待校准DDS芯片内的N位电流模DAC电路相位误差量化；依此循环，当产生第L组第二N位校准码和第L组K位选择码，并得到第L组K位量化码，并存储在SRAM模块中后，控制电路内部的运算电路将会对存储在K位寄存器组中的L组K位量化码进行计算得到第二K位延迟码；控制电路此时会将第二K位延迟码输出到第二延迟电路中，并保持第二K位延迟码不变，完成对DDS芯片内的N位电流模DAC的相位误差校准；2、对DDS芯片内的相位幅度转换器进行相位误差校准：控制电路通过Ctrl信号控制第一延迟电路进入校准模式，同时输出K位选择码给电荷域相位误差检测放大电路，开始对DDS芯片内的相位幅度转换器进行相位误差校准；控制电路控制ROM模块产生第一N位校准码，通过第一延迟电路、电荷域相位误差检测放大电路和K位电荷域模数转换器，采用和对DDS芯片内的N位电流模DAC的相位误差校准相同的步骤和方法，得到第一K位延迟码并输出到第一延迟电路中，同时保持第一K位延迟码不变，完成对DDS芯片内的相位幅度转换器的相位误差校准；此时，所述电荷域相位误差校准电路的校准模式结束；在上述校准过程中，控制电路同时产生的每一组第一N位校准码、第二N位校准码与K位选择码必须一一对应，即：第J组第一N位校准码及第二N位校准码均必须和第J组K位选择码配合使用；其中，L为不大于2K的正整数，J为不大于L的正整数。进一步的，所述的电荷域相位误差检测放大电路包括：电流检测电阻、参考时钟产生电路、鉴相器、环路滤波器和电荷域电压放大电路；上述电路的连接关系为：电本文档来自技高网...

【技术保护点】
电荷域相位误差校准电路，其特征是，包括：电荷域相位误差检测放大电路(10)、K位电荷域模数转换器(11)、控制电路(12)、ROM模块(14)、SRAM模块(13)以及第一延迟电路(15)和第二延迟电路(16)；上述电路的连接关系为：电荷域相位误差检测放大电路(10)的第一和第二输入端分别连接到DDS芯片内N位电流模DAC(115)的信号输出差分端口，电荷域相位误差检测放大电路(10)的控制输入端连接到控制电路(12)的K位选择码输出端口，电荷域相位误差检测放大电路(10)的差分电压输出端连接到K位电荷域模数转换器(11)的差分电压输入端；K位电荷域模数转换器(11)的K位量化码输出到控制电路(12)的误差输入端口；控制电路(12)的ROM控制端口输出控制信号给ROM模块(14)，控制电路(12)的SRAM控制端口输出控制信号给SRAM模块(13)，控制电路(12)的第一K位延迟码输出端连接到第一延迟电路(15)的第二输入端口，控制电路(12)的第二K位延迟码输出端连接到第二延迟电路(16)的第二输入端口，控制电路(12)的校准控制信号Ctrl输出端口同时连接到电荷域相位误差检测放大电路(10)、K位电荷域模数转换器(11)、第一延迟电路(15)以及第二延迟电路(16)的校准控制信号Ctrl输入端口；第一延迟电路(15)的第一输入端口连接ROM模块(14)的第一N位校准码输出端，第一延迟电路(15)的第三输入端口连接X位相位控制输入码，第一延迟电路(15)的输出端口将X位转换码输出到DDS芯片内的相位幅度转换器(114)；第二延迟电路(16)的第一输入端口连接ROM模块(14)的第二N位校准码输出端，第二延迟电路(16)的第三输入端口连接N位幅度控制输入码，第二延迟电路(16)的输出端口将N位转换码输出到DDS芯片内的N位电流模DAC(115)；其中，X和N均为任意的正整数，K为不大于N的正整数。...

【技术特征摘要】
1.电荷域相位误差校准电路，其特征是，包括：电荷域相位误差检测放大电路(10)、K位电荷域模数转换器(11)、控制电路(12)、ROM模块(14)、SRAM模块(13)以及第一延迟电路(15)和第二延迟电路(16)；上述电路的连接关系为：电荷域相位误差检测放大电路(10)的第一和第二输入端分别连接到DDS芯片内N位电流模DAC(115)的信号输出差分端口，电荷域相位误差检测放大电路(10)的控制输入端连接到控制电路(12)的K位选择码输出端口，电荷域相位误差检测放大电路(10)的差分电压输出端连接到K位电荷域模数转换器(11)的差分电压输入端；K位电荷域模数转换器(11)的K位量化码输出到控制电路(12)的误差输入端口；控制电路(12)的ROM控制端口输出控制信号给ROM模块(14)，控制电路(12)的SRAM控制端口输出控制信号给SRAM模块(13)，控制电路(12)的第一K位延迟码输出端连接到第一延迟电路(15)的第二输入端口，控制电路(12)的第二K位延迟码输出端连接到第二延迟电路(16)的第二输入端口，控制电路(12)的校准控制信号Ctrl输出端口同时连接到电荷域相位误差检测放大电路(10)、K位电荷域模数转换器(11)、第一延迟电路(15)以及第二延迟电路(16)的校准控制信号Ctrl输入端口；第一延迟电路(15)的第一输入端口连接ROM模块(14)的第一N位校准码输出端，第一延迟电路(15)的第三输入端口连接X位相位控制输入码，第一延迟电路(15)的输出端口将X位转换码输出到DDS芯片内的相位幅度转换器(114)；第二延迟电路(16)的第一输入端口连接ROM模块(14)的第二N位校准码输出端，第二延迟电路(16)的第三输入端口连接N位幅度控制输入码，第二延迟电路(16)的输出端口将N位转换码输出到DDS芯片内的N位电流模DAC(115)；其中，X和N均为任意的正整数，K为不大于N的正整数。2.如权利要求1所述电荷域相位误差校准电路，其特征是，其工作模式包括校准模式和补偿模式；并且在电路工作时先进入校准模式，后进入补偿模式；在进入校准模式时，X位相位控制输入码、N位幅度控制输入码、第一K位延迟码和第二K位延迟码均无效，第一N位校准码输入到第一延迟电路(15)，第二N位校准码输入到第二延迟电路(16)，电荷域相位误差校准电路依次对DDS芯片内的N位电流模DAC(115)和相位幅度转换器(114)进行相位误差校准；在进入补偿模式时，X位相位控制输入码和N位幅度控制输入码分别输入到第一延迟电路(15)和第二延迟电路(16)，第一N位校准码和第二N位校准码无效，第一K位延迟码和第二K位延迟码有效，电荷域相位误差校准电路同时对DDS芯片内的N位电流模DAC(115)和相位幅度转换器(114)进行相位补偿。3.如权利要求2所述电荷域相位误差校准电路，其特征是，当进入校准模式时，电路的工作顺序如下：1、首先对DDS芯片内的N位电流模DAC(115)进行相位误差校准：控制电路(12)通过Ctrl信号首先控制电荷域相位误差检测放大电路(10)、K位电荷域模数转换器(11)和第二延迟电路(16)进入校准模式，同时输出K位选择码给电荷域相位误差检测放大电路(10)，开始对DDS芯片内的N位电流模DAC(115)进行相位误差校准；然后控制电路(12)产生第一组K位选择码，同时控制ROM模块(14)产生第一组第二N位校准码，N位电流模DAC(115)得到与第一组第二N位校准码对应的第一组差分输出电流信号Iop和Ion；电荷域相位误差检测放大电路(10)通过检测Iop-Ion量，并将其处理得到误差电压；K位电荷域模数转换器(11)将误差电压进行模数转换，可以得到第一组K位量化码并输出到控制电路(12)；控制电路(12)将接收得到第一组K位量化码存储在SRAM模块(13)中，完成一种输入条件下的待校准DDS芯片内的N位电流模DAC(115)电路相位误差量化；紧接着，控制电路(12)产生第二组K位选择码，同时控制ROM模块(14)产生第二组第二N位校准码，经过N位电流模DAC(115)、电荷域相位误差检测放大电路(10)和K位电荷域模数转换器(11)处理，可以得到第二组K位量化码并输出到控制电路(12)；控制电路(12)将接收得到第二组K位量化码存储在SRAM模块(13)中，完成二种输入条件下的待校准DDS芯片内的N位电流模DAC(115)电路相位误差量化；依此循环，当产生第L组第二N位校准码和第L组K位选择码，并得到第L组K位量化码，并存储在SRAM模块(13)中后，控制电路(12)内部的运算电路将会对存储在K位寄存器组中的L组K位量化码进行计算得到第二K位延迟码；控制电路(12)此时会将第二K位延迟码输出到第二延迟电路(16)中，并保持第二K位延迟码不变，完成对DDS芯片内的N位电流模DAC(115)的相位误差校准；2、对DDS芯片内的相位幅度转换器(114)进行相位误差校准：控制电路(12)通过Ctrl信号控制第一延迟电路(15)进入校准模式，同时输出K位选择码给电荷域相位误差检测放大电路(10)，开始对DDS芯片内的相位幅度转换器(114)进行相位误差校准；控制电路(12)控制ROM模块(14)产生第一N位校准码，通过第一延迟电路(15)、电荷域相位误差检测放大电路(10)和K位电荷域模数转换器(11)，采用和对DDS芯片内的N位电流模DAC(115)的相位误差校准相同的步骤和方法，得到第一K位延迟码并输出到第一延迟电路(15)中，同时保持第一K位延迟码不变，完成对DDS芯片内的相位幅度转换器(114)的相位误差校准；此时，所述电荷域相位误差校准电路的校准模式结束；在上述校准过程中，控制电路(12)同时产生的每一组第一N位校准码、第二N位校准码与K位选择码必须一一对应，即：第J组第一N位校准码及第二N位校准码均必须和第J组K位选择码配合使用；其中，L为不大于2K的正整数，J为不大于L的正整数。4.如权利要求1所述电荷域相位误差校准电路，其特征是，所述的电荷域相位误差检测放大电路(10)包括：电流检测电阻(20)、参考时钟产生电路(21)、鉴相器(22)、环路滤波器(23)和电荷域电压放大电路(24)；上述电路的连接关系为：电流检测电阻(20)的两端分别连接到电荷域相位误差检测放大电路(10)的第一输入端和第二输入端，并分别连接到鉴相器(22)的第一输入端和第二输入端；参考时钟产生电路(21)在K位选择码的控制下，产生基准时钟并连接到鉴相器(22)的第三输入端；鉴相器(22)对3个输入端的信号进行进一步的相位比较得到相位误差信号；相位误差信号经过环路滤波器(23)滤波得到电压信号Vi；Vi经过电荷域电压放大电路(24)放大得到误差信号Vop和Von。5.如权利要求1所述电荷域相位误差校准电路，其特征是，所述的K位电荷域模数转换器(11)包括：P级基于电荷域信号处理技术的流水线子级电路，用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程；第P+1级，也是最后一级A-bitFlash模数转换器电路，将第P级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码...

【专利技术属性】
技术研发人员：陈珍海，万书芹，周德金，何宁业，刘琦，宁仁霞，吕海江，
申请(专利权)人：黄山学院，
类型：发明
国别省市：安徽,34