基于硅通孔技术的三维时钟偏差补偿的方法及装置制造方法及图纸

本发明专利技术提供了一种能够快速优化和高精度微调时钟路径延迟的三维时钟偏差补偿的方法及装置，所述装置主要包括相位检测器和数控延时可调单元两部分。所述方法主要针对三维集成电路芯片中两条延迟不匹配的三维时钟路径进行时钟偏差补偿。本发明专利技术既能够解决不考虑时钟TSV容错的三维时钟路径偏差问题，又能解决考虑时钟TSV容错后的三维时钟路径延迟不匹配所带来的时钟偏差问题，即用来解决三维集成电路的时钟网络中由于时钟路径延迟不匹配造成的时钟偏差问题，有利于确保三维时钟网络的高可靠性并提高三维集成电路芯片的良品率。

Method and device for compensating three-dimensional clock deviation based on silicon through hole technique

The present invention provides a method and apparatus for three-dimensional clock skew compensation delay fast optimization and high precision clock tuning path, the device includes a phase detector and a delay adjusting unit two part nc. The method mainly aims at clock delay compensation of two delay mismatched three-dimensional clock paths in a three dimensional integrated circuit chip. The invention not only can solve the problem of not considering 3D clock path deviation clock TSV can solve the problem of fault tolerance, considering 3D clock path delay fault tolerant clock TSV after the clock deviation does not match the problem brought by the network clock used to solve the three-dimensional integrated circuit because of clock path delay, clock skew caused problems for to ensure high reliability of 3-D clock network and improve the yield rate of the three-dimensional integrated circuit chip.

【技术实现步骤摘要】
基于硅通孔技术的三维时钟偏差补偿的方法及装置
本专利技术涉及三维集成电路设计领域，尤其涉及一种基于硅通孔技术的三维时钟偏差补偿的方法及装置。
技术介绍
随着器件尺寸缩减带来的集成度增加和性能提升，半导体产业一直遵循着摩尔定律飞速发展了半个多世纪。然而，随着集成电路工艺进入纳米时代，互连传输延迟已经取代门延迟并成为决定集成电路性能和功耗的关键因素。即它已成为制约电路性能的最主要瓶颈。三维集成电路芯片的设计由于克服了纳米级工艺下二维集成电路芯片设计的瓶颈，通常被认为是延续和超越摩尔定律最具前景的技术之一。硅通孔技术(以下简称TSV)作为三维集成电路芯片的核心技术，能够大幅缩短堆叠层芯片之间的互连线长度，有效降低功耗并提高芯片性能。当前，硅通孔技术的制造与封装技术还未完全成熟，三维集成电路芯片中的硅通孔技术可能存在开路失效或短路失效等可靠性问题，这将导致三维集成电路芯片的良品率下降，带来巨大的成本开销。针对硅通孔技术失效带来的可靠性问题，通常采用硅通孔容错技术来屏蔽故障，即通过增加时钟冗余路径的方法来达到时钟容错的目的，然而采用容错技术会影响时钟路径的选择及时钟走线的长度，将加大时钟路径延迟的不匹配甚至带来时钟偏差问题。尤其在当今的纳米级工艺下，互连线传输延时占据芯片延时的主导，PVT(硅工艺、电压和温度)等参数的变化对器件延迟的影响日益凸显，它们共同作用引起的时钟偏差问题已成为芯片时序收敛的关键因素。因此，如何有效地降低时钟偏差的影响已成为三维集成电路芯片设计的一大挑战。遗憾的是，现今三维集成电路芯片并未实现大规模商业化应用，三维时钟网络设计中还没有出现比较成熟的时钟偏差补偿技术。
技术实现思路
本专利技术提供了一种能够快速优化和高精度微调时钟路径延迟的三维时钟偏差补偿的方法及装置，用来解决三维集成电路的时钟网络中由于时钟路径延迟不匹配造成的时钟偏差问题。本专利技术提供了一种高精度的三维时钟偏差补偿装置。所述装置主要包括相位检测器和数控延时可调单元两部分。本专利技术采用高精度的三维时钟偏差补偿方法，所述方法主要针对三维集成电路芯片中两条延迟不匹配的三维时钟路径进行时钟偏差补偿。首先将时钟网络中任意两条三维时钟路径的时钟信号作为输入，通过高精度的相位检测器(也可以简称PD)鉴别出两个输入时钟的相位差，然后利用数控逻辑来控制数控延时可调单元(也可以简称DTC)的延时大小，从而平衡上述两条三维时钟路径的延迟。基于硅通孔技术的三维时钟偏差补偿的装置，所述装置包括，连接上下两层集成电路芯片的两条时钟路径，位于两条所述时钟路径之间的冗余路径，两个分别位于两条所述时钟路径上的时钟TSV，所述装置还包括相位检测器和两个数控延时可调单元，所述相位检测器用于对分别位于两条所述时钟TSV上的两个输入的时钟信号之间的相位关系进行判断，并输出一对等脉宽的信号Lock和Comp；所述数控延时可调单元用于调整所述时钟路径的时钟延时。上述方案中优选的是，所述相位检测器包括两个D触发器、两个二输入或非门和两个缓冲器。上述方案中优选的是，所述数控延时可调单元包括串联的第一反相器和第二反相器，所述第一反相器和所述第二反相器分别包括两个MOS管，在所述第一反相器的所述两个MOS管的源端连接两个PMOS管，在所述第一反相器的所述两个MOS管的源端连接两个NMOS管。上述方案中优选的是，在不考虑所述时钟路径上的所述时钟TSV的容错时，所述相位检测器放置于两个所述时钟TSV之间，所述两个数控延时可调单元分别位于两条所述时钟路径上。上述方案中优选的是，在考虑所述时钟路径上的所述时钟TSV的容错时，所述相位检测器放置于两条所述时钟TSV之间，所述两个数控延时可调单元位于所述冗余路径上。上述方案中优选的是，在所述相位检测器中，第一输入的所述时钟信号经过第一缓冲器到达第一D触发器，所述第一缓冲器对所述第一输入的所述时钟信号进行延迟，并隔离后级负载；第二输入的所述时钟信号经过第二缓冲器到达第二D触发器。上述方案中优选的是，所述两个D触发器的输出结果通过所述两个二输入或非门进行逻辑运算，分别输出三组不同的所述信号Lock&Comp的电平值：01、10、00。上述方案中优选的是，在考虑两条所述时钟路径上的所述时钟TSV的容错时，所述冗余路径包括三个传输门和两个二选一多路选择器。上述方案中优选的是，所述三维时钟偏差补偿的装置还包括三个片上检测电路和自动控制单元。上述方案中优选的是，所述片上检测电路用于检测所述时钟TSV是否失效。上述方案中优选的是，所述自动控制单元用于控制所述三个片上检测电路。采用如前所述的装置的三维时钟偏差补偿的方法，所述方法包括如下步骤：a)所述两层芯片上电复位；b)设置任一所述时钟TSV上的时钟信号作为参考时钟，则另一个所述时钟TSV上的时钟信号为反馈时钟；c)将所述参考时钟和所述反馈时钟作为所述相位检测器的两个输入；d)所述相位检测器输出所述信号Lock和Comp，Lock&Comp的电平值有三种结果：01、10、00；当所述Lock&Comp的电平值为01时，表示所述反馈时钟超前于所述参考时钟；当所述Lock&Comp的电平值为00时，表示所述反馈时钟滞后于所述参考时钟；当所述Lock&Comp的电平值为10时，表示所述反馈时钟与所述参考时钟的相位处于锁定范围；e)根据输出的所述信号Lock和Comp来控制两个所述数控延时可调单元的延时大小：当所述参考时钟超前于所述反馈时钟时，即所述Lock&Comp的电平值为00时，通过加大所述参考时钟所属的所述时钟路径上的所述数控延时可调单元的延时，并且减小所述反馈时钟所属的所述时钟路径上的所述数控延时可调单元的延时，以减少所述参考时钟与所述反馈时钟的时钟偏差；当所述参考时钟滞后于所述反馈时钟时，即所述Lock&Comp的电平值为01时，通过减小所述参考时钟所属的所述时钟路径上的所述数控延时可调单元的延时，并且加大所述反馈时钟所属的所述时钟路径上的所述数控延时可调单元的延时，以减少所述参考时钟与所述反馈时钟的时钟偏差；当所述参考时钟与所述反馈时钟的相位处于锁定范围时，即所述Lock&Comp的电平值为10时，则固定所述参考时钟所属的所述时钟路径上的所述数控延时可调单元的延时，和固定所述反馈时钟所属的所述时钟路径上的所述数控延时可调单元的延时，以保持所述参考时钟与所述反馈时钟的时钟偏差。采用如前所述的装置的三维时钟偏差补偿的方法，在考虑所述时钟路径上的所述时钟TSV的容错时，所述方法包括如下步骤：a)当两条所述时钟TSV全部正常时，所述时钟路径通过正常的所述时钟TSV传输，不进行时钟偏差补偿；b)当某一所述时钟TSV失效时，所述时钟路径通过另一条正常的所述时钟TSV传输，此时进行时钟偏差补偿，所述时钟偏差补偿的方法为如上所述的三维时钟偏差补偿的方法。上述方案中优选的是，两条所述时钟路径的间距可以自由扩展。从以上技术方案可以看出，本专利技术所述的方法及装置既能够解决不考虑时钟TSV容错的三维时钟路径偏差问题，又能解决考虑时钟TSV容错后的三维时钟路径延迟不匹配所带来的时钟偏差问题。采用本专利技术所述的方法及装置有利于确保三维时钟网络的高可靠性并提高三维集成电本文档来自技高网...

【技术保护点】
一种基于硅通孔技术的三维时钟偏差补偿的装置，所述装置包括，连接上下两层集成电路芯片的两条时钟路径，位于两条所述时钟路径之间的冗余路径，两个分别位于两条所述时钟路径上的时钟TSV，其特征在于，所述装置还包括相位检测器和两个数控延时可调单元，所述相位检测器用于对分别位于两条所述时钟TSV上的两个输入的时钟信号之间的相位关系进行判断，并输出一对等脉宽的信号Lock和Comp；所述数控延时可调单元用于调整所述时钟路径的时钟延时。

【技术特征摘要】
1.一种基于硅通孔技术的三维时钟偏差补偿的装置，所述装置包括，连接上下两层集成电路芯片的两条时钟路径，位于两条所述时钟路径之间的冗余路径，两个分别位于两条所述时钟路径上的时钟TSV，其特征在于，所述装置还包括相位检测器和两个数控延时可调单元，所述相位检测器用于对分别位于两条所述时钟TSV上的两个输入的时钟信号之间的相位关系进行判断，并输出一对等脉宽的信号Lock和Comp；所述数控延时可调单元用于调整所述时钟路径的时钟延时。2.如权利要求1所述的三维时钟偏差补偿的装置，其特征在于，所述相位检测器包括两个D触发器、两个二输入或非门和两个缓冲器。3.如权利要求1所述的三维时钟偏差补偿的装置，其特征在于，所述数控延时可调单元包括串联的第一反相器和第二反相器，所述第一反相器和所述第二反相器分别包括两个MOS管，在所述第一反相器的所述两个MOS管的源端连接两个PMOS管，在所述第一反相器的所述两个MOS管的源端连接两个NMOS管。4.如权利要求1所述的三维时钟偏差补偿的装置，其特征在于，在不考虑两条所述时钟路径的容错时，所述相位检测器放置于两个所述时钟TSV之间，所述两个数控延时可调单元分别位于两条所述时钟路径上。5.如权...

【专利技术属性】
技术研发人员：赵振宇，袁强，冯超超，徐实，马卓，马驰远，余金山，乐大珩，何小威，王耀，刘海斌，
申请(专利权)人：中国人民解放军国防科学技术大学，
类型：发明
国别省市：湖南,43