一种对串行数据时钟进行数字锁相的方法及装置制造方法及图纸

本发明专利技术公开了一种对串行数据时钟进行数字锁相的方法及装置，方法包括如下步骤：在发送端对数字信号源产生的数字基带信号进行扰码处理得到串行码流信号；所述发送端通过发送时钟信号将所述串行码流信号发送到接收端；在所述接收端用接收时钟信号抽取接收到的所述串行码流信号的上升沿，恢复出与所述发送时钟信号同频同相的恢复时钟信号；所述接收时钟信号的频率等于所述发送时钟信号的频率的四倍；利用所述恢复时钟信号将接收到的所述串行码流信号进行解扰码，得到所述数字基带信号。实施本发明专利技术的对串行数据时钟进行数字锁相的方法及装置，具有以下有益效果：成本较低、能减少系统的不稳定因素。

Method and device for digital phase locking of serial data clock

The invention discloses a method and a device for digital PLL for serial data clock, the method comprises the following steps: a digital baseband signal to the digital signal source at the sending end of scrambling processing serial stream signal; and the transmitting end through the transmit clock signal will be sent to the serial bit stream signal to the receiving end; in the the receiving end with the rising of the serial signal stream receives a clock signal from the received along, recover the recovered clock signal with the same frequency and phase with the transmit clock signal; the receiving clock signal frequency is equal to four times the transmission frequency of the clock signal of the clock signal; restore the serial signal stream data received by the descrambler, get the digital baseband signal. The invention relates to a method and a device for implementing digital phase locking of a serial data clock, and has the following beneficial effects: lower cost and reduced unstable factor of the system.

【技术实现步骤摘要】
一种对串行数据时钟进行数字锁相的方法及装置
本专利技术涉及时钟同步领域，特别涉及一种对串行数据时钟进行数字锁相的方法及装置。
技术介绍
在通信中为了准确的接收对端发送来的数据，需要同步，即本端的接收时钟与对端的发送时钟同频同相。实现同步有两种方式，一种是对端发送时钟过来，另一种是在本端恢复时钟。第一种方式需要增加一路传输线，对长距离传输而言，成本太大，而且会因为传输线的抖动差异，导致在高速时无法正确接收数据。目前主要采用本端恢复时钟的方法来接收数据，即在收发端增加一对成串/解串器(SerDes)，用来做时钟恢复，一般成串/解串器成本比较高，对于较大系统比较合适，但对于小系统而言，成本压力比较大，而且在增加硬件的情况下，也相应增加了故障点，给系统带来了不稳定因素。
技术实现思路
本专利技术要解决的技术问题在于，针对现有技术的上述成本较高、系统存在不稳定因素的缺陷，提供一种成本较低、能减少系统的不稳定因素的对串行数据时钟进行数字锁相的方法及装置。本专利技术解决其技术问题所采用的技术方案是：构造一种对串行数据时钟进行数字锁相的方法，包括如下步骤：A)在发送端对数字信号源产生的数字基带信号进行扰码处理得到串行码流信号；B)所述发送端通过发送时钟信号将所述串行码流信号发送到接收端；C)在所述接收端用接收时钟信号抽取接收到的所述串行码流信号的上升沿，恢复出与所述发送时钟信号同频同相的恢复时钟信号；所述接收时钟信号的频率等于所述发送时钟信号的频率的四倍；D)利用所述恢复时钟信号将接收到的所述串行码流信号进行解扰码，得到所述数字基带信号。在本专利技术所述的对串行数据时钟进行数字锁相的方法中，所述步骤A)进一步包括：A1)设置第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第七D触发器；A2)将所述数字信号源产生的数字基带信号与所述第二D触发器进行异或运算，并将运算结果发送给所述第三D触发器；A3)将所述第五D触发器和第七D触发器进行异或运算，并将运算结果发送给第一D触发器；A4)当所述发送时钟信号的上升沿到来时，触发所述第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第七D触发器移位，并通过所述第四D触发器输出所述串行码流信号。在本专利技术所述的对串行数据时钟进行数字锁相的方法中，所述步骤C)进一步包括：C1)在所述接收端用所述接收时钟信号抽取接收到的所述串行码流信号的上升沿，当所述串行码流信号的上升沿到来时，令一个相量为2的计数器清零，当所述接收时钟信号的上升沿到来时，令所述计数器加1；C2)当计数器等于00或11时，将所述恢复时钟信号置为0，当所述计数器等于01或10时，将所述恢复时钟信号置为1。在本专利技术所述的对串行数据时钟进行数字锁相的方法中，所述步骤D)进一步包括：D1)设置第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器和第十三D触发器；D2)将接收到的所述串行码流信号与所述第十三D触发器进行异或运算，并将运算结果作为所述数字基带信号；D3)将所述第十D触发器和第十二D触发器进行异或运算，并将运算结果发送给所述第十三D触发器；D4)当所述接收时钟信号的上升沿到来时，触发所述第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器和第十三D触发器进行移位，恢复出所述数字基带信号。本专利技术还涉及一种实现上述对串行数据时钟进行数字锁相的方法的装置，包括：扰码单元：用于在发送端对数字信号源产生的数字基带信号进行扰码处理得到串行码流信号；串行码流信号发送单元：用于使所述发送端通过发送时钟信号将所述串行码流信号发送到接收端；时钟恢复单元：用于在所述接收端用接收时钟信号抽取接收到的所述串行码流信号的上升沿，恢复出与所述发送时钟信号同频同相的恢复时钟信号；所述接收时钟信号的频率等于所述发送时钟信号的频率的四倍；解扰码单元：用于利用所述恢复时钟信号将接收到的所述串行码流信号进行解扰码，得到所述数字基带信号。在本专利技术所述的装置中，所述扰码单元进一步包括：第一触发器设置模块：用于设置第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第七D触发器；第一异或运算模块：用于将所述数字信号源产生的数字基带信号与所述第二D触发器进行异或运算，并将运算结果发送给所述第三D触发器；第二异或运算模块：用于将所述第五D触发器和第七D触发器进行异或运算，并将运算结果发送给第一D触发器；第一移位模块：用于当所述发送时钟信号的上升沿到来时，触发所述第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第七D触发器移位，并通过所述第四D触发器输出所述串行码流信号。在本专利技术所述的装置中，所述时钟恢复单元进一步包括：上升沿检测模块：用于在所述接收端用所述接收时钟信号抽取接收到的所述串行码流信号的上升沿，当所述串行码流信号的上升沿到来时，令一个相量为2的计数器清零，当所述接收时钟信号的上升沿到来时，令所述计数器加1；恢复时钟设置模块：当计数器等于00或11时，将所述恢复时钟信号置为0，当所述计数器等于01或10时，将所述恢复时钟信号置为1。在本专利技术所述的装置中，所述解扰码单元进一步包括：第二触发器设置模块：用于设置第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器和第十三D触发器；第三异或运算模块：用于将接收到的所述串行码流信号与所述第十三D触发器进行异或运算，并将运算结果作为所述数字基带信号；第四异或运算模块：用于将所述第十D触发器和第十二D触发器进行异或运算，并将运算结果发送给所述第十三D触发器；第二移位模块：用于当所述接收时钟信号的上升沿到来时，触发所述第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器和第十三D触发器进行移位，恢复出所述数字基带信号。实施本专利技术的对串行数据时钟进行数字锁相的方法及装置，具有以下有益效果：由于在发送端对数字信号源产生的数字基带信号进行扰码处理得到串行码流信号，并通过发送时钟信号将串行码流信号发送到接收端；在接收端用接收时钟信号抽取接收到的串行码流信号的上升沿，恢复出与发送时钟信号同频同相的恢复时钟信号；利用恢复时钟信号将接收到的串行码流信号进行解扰码，得到数字基带信号，在CPLD/FPGA中实现串行数据时钟信号恢复，这样就不会额外增加成本，所以其成本较低、能减少系统的不稳定因素。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术对串行数据时钟进行数字锁相的方法及装置一个实施例中方法的流程图；图2为所述实施例中在发送端对数字信号源产生的数字基带信号进行扰码处理得到串行码流信号的具体流程图；图3为所述实施例中在接收端用接收时钟信号抽取接收到的串行码流信号的上升沿，恢复出与发送时钟信号同频同相的恢复时钟信号的具体流程图；图4为所述实施例中利用恢复时钟信号将接收到的串行码流信号进行解扰码，得到数本文档来自技高网...

【技术保护点】
一种对串行数据时钟进行数字锁相的方法，其特征在于，包括如下步骤：A)在发送端对数字信号源产生的数字基带信号进行扰码处理得到串行码流信号；B)所述发送端通过发送时钟信号将所述串行码流信号发送到接收端；C)在所述接收端用接收时钟信号抽取接收到的所述串行码流信号的上升沿，恢复出与所述发送时钟信号同频同相的恢复时钟信号；所述接收时钟信号的频率等于所述发送时钟信号的频率的四倍；D)利用所述恢复时钟信号将接收到的所述串行码流信号进行解扰码，得到所述数字基带信号。

【技术特征摘要】
1.一种对串行数据时钟进行数字锁相的方法，其特征在于，包括如下步骤：A)在发送端对数字信号源产生的数字基带信号进行扰码处理得到串行码流信号；B)所述发送端通过发送时钟信号将所述串行码流信号发送到接收端；C)在所述接收端用接收时钟信号抽取接收到的所述串行码流信号的上升沿，恢复出与所述发送时钟信号同频同相的恢复时钟信号；所述接收时钟信号的频率等于所述发送时钟信号的频率的四倍；D)利用所述恢复时钟信号将接收到的所述串行码流信号进行解扰码，得到所述数字基带信号。2.根据权利要求1所述的对串行数据时钟进行数字锁相的方法，其特征在于，所述步骤A)进一步包括：A1)设置第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第七D触发器；A2)将所述数字信号源产生的数字基带信号与所述第二D触发器进行异或运算，并将运算结果发送给所述第三D触发器；A3)将所述第五D触发器和第七D触发器进行异或运算，并将运算结果发送给第一D触发器；A4)当所述发送时钟信号的上升沿到来时，触发所述第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第七D触发器移位，并通过所述第四D触发器输出所述串行码流信号。3.根据权利要求1所述的对串行数据时钟进行数字锁相的方法，其特征在于，所述步骤C)进一步包括：C1)在所述接收端用所述接收时钟信号抽取接收到的所述串行码流信号的上升沿，当所述串行码流信号的上升沿到来时，令一个相量为2的计数器清零，当所述接收时钟信号的上升沿到来时，令所述计数器加1；C2)当计数器等于00或11时，将所述恢复时钟信号置为0，当所述计数器等于01或10时，将所述恢复时钟信号置为1。4.根据权利要求1至3任意一项所述的对串行数据时钟进行数字锁相的方法，其特征在于，所述步骤D)进一步包括：D1)设置第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器和第十三D触发器；D2)将接收到的所述串行码流信号与所述第十三D触发器进行异或运算，并将运算结果作为所述数字基带信号；D3)将所述第十D触发器和第十二D触发器进行异或运算，并将运算结果发送给所述第十三D触发器；D4)当所述接收时钟信号的上升沿到来时，触发所述第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器和第十三D触发器进行移位，恢复出所述数字基带信号。5.一种实现如权利要求1所述的对串行数据时钟进行数字锁相的方法的装置，其特征...

【专利技术属性】
技术研发人员：王文明，崔鲲，潘龙，黄玮，
申请(专利权)人：广州航天海特系统工程有限公司，
类型：发明
国别省市：广东,44