一种实时时钟误差补偿装置及方法制造方法及图纸

本发明专利技术属于实时时钟技术领域，提供了一种实时时钟误差补偿装置及方法。在本发明专利技术中，实时时钟误差补偿装置的补偿周期为0.5秒，使得误差补偿后的0.5秒计时精确，因此，实时时钟的每1秒计时也是精确的。同时，所述实时时钟误差补偿装置包括高频振荡器和高速定时累加器，由于高频振荡器产生的时钟信号频率远大于晶体振荡器的振荡频率，因此，采用高速定时累加器进行误差补偿实现了对实时时钟误差的高精度补偿。

Real time clock error compensation device and method

The invention belongs to the technical field of real-time clock, and provides a real-time clock error compensation device and a method thereof. In the invention, the compensation period of the real-time clock error compensation device is 0.5 seconds, so that the second time after the error compensation is accurate, and therefore, the timing of the real time clock is also accurate. At the same time, the real-time clock error compensation device comprises a high frequency oscillator and high speed timing accumulator as the oscillation frequency, frequency of the clock signal generated by the high frequency oscillator is far greater than the crystal oscillator. Therefore, using high speed timing accumulator for error compensation to realize high accuracy of real-time clock error compensation.

【技术实现步骤摘要】

本专利技术属于实时时钟
，尤其涉及一种实时时钟误差补偿装置及方法。
技术介绍
实时时钟可以提供精确的实时时间，或者为电子系统提供精确的时间基准，因此，实时时钟在需要精准定时的电子产品中应用广泛。实时时钟的核心是晶体振荡器(晶振)，晶振的标准频率为32768Hz，而由于晶振的固有频率偏差或晶振频率随温度变化产生频率误差，造成实时时钟计时误差。为了减小计时误差，采用误差补偿方案对计时误差进行补偿，现有的误差补偿方案以N秒(N>1)为补偿周期，补偿后的N秒时间是精确的，但是每1秒时间仍存在误差，因此，现有补偿方案不适用于对1秒时间有精确要求的场合。因此，现有技术在面对计时时间要求为1秒时无法通过实时时钟误差补偿实现1秒时间的精确计时。
技术实现思路
本专利技术的目的在于提供一种实时时钟误差补偿装置，旨在解决现有技术在面对计时时间要求为1秒时无法通过实时时钟误差补偿实现1秒时间的精确计时的问题。本专利技术是这样实现的，一种实时时钟误差补偿装置，所述实时时钟误差补偿装置的输出端与计时逻辑电路的输入端相连；所述实时时钟误差补偿装置包括晶体振荡器和低速定时累加器；当在预设补偿周期内不进行误差补偿时，所述低速定时累加器对所述晶体振荡器产生的时钟信号的周期个数进行计数；所述实时时钟误差补偿装置还包括高频振荡器、高速定时累加器以及控制模块。所述晶体振荡器的输出端与所述低速定时累加器的时钟信号输入端相连，所述高频振荡器的输出端与所述高速定时累加器的时钟信号输入端相连，所述控制模块的第一控制信号输出端与所述低速定时累加器的控制信号输入端相连，所述控制模块的第二控制信号输出端与所述高速定时累加器的控制信号输入端相连，所述低速定时累加器的输出端与所述高速定时累加器的输出端共接形成所述实时时钟误差补偿装置的输出端。所述高频振荡器产生高于所述晶体振荡器振荡频率的时钟信号。所述控制模块在一个预设补偿周期内计算所述低速定时累加器和所述高速定时累加器分别所对应的低速周期补偿个数和高速周期补偿个数，并使所述低速定时累加器在所述预设补偿周期内根据所述低速周期补偿个数对所述晶体振荡器产生的时钟信号的周期个数进行计数，当所述低速定时累加器计数完成后，所述控制模块发出使能信号使所述高速定时累加器在所述预设补偿周期内根据所述高速周期补偿个数对所述高频振荡器产生的时钟信号的周期个数进行计数。所述预设补偿周期为0.5秒。所述计时逻辑电路根据所述低速定时累加器进行周期计数所得到的周期个数和所述高速定时累加器进行周期计数所得到的周期个数进行计时。本专利技术的另一目的还在于提供一种实时时钟误差补偿方法，所述实时时钟误差补偿方法包括：控制模块在一个预设补偿周期内计算低速定时累加器和高速定时累加器分别所对应的低速周期补偿个数和高速周期补偿个数。控制模块使所述低速定时累加器在所述预设补偿周期内根据所述低速周期补偿个数对晶体振荡器产生的时钟信号的周期个数进行计数。当所述低速定时累加器计数完成后，所述控制模块发出使能信号使所述高速定时累加器在所述预设补偿周期内根据所述高速周期补偿个数对所述高频振荡器产生的时钟信号的周期个数进行计数。所述预设补偿周期为0.5秒。计时逻辑电路根据所述低速定时累加器进行周期计数所得到的周期个数和所述高速定时累加器进行周期计数所得到的周期个数进行计时。本专利技术中，实时时钟误差补偿装置的补偿周期为0.5秒，使得误差补偿后的0.5秒计时精确，因此，实时时钟的每1秒计时也是精确的。同时，所述实时时钟误差补偿装置包括高频振荡器和高速定时累加器，由于高频振荡器产生的时钟信号频率远大于晶体振荡器的振荡频率，因此，采用高速定时累加器进行误差补偿实现了对实时时钟误差的高精度补偿。附图说明图1是本专利技术一实施例提供的实时时钟误差补偿装置结构示意图；图2是本专利技术另一实施例提供的实时时钟误差补偿装置结构示意图；图3是本专利技术另一实施例提供的实时时钟误差补偿方法流程图；图4是图3所示S100步骤的具体步骤流程图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。图1示出了本专利技术实施例提供的实时时钟误差补偿装置的结构，为了便于说明，仅示出了与本专利技术实施例相关的部分，详述如下：实时时钟误差补偿装置的输出端与计时逻辑电路800的输入端相连，实时时钟误差补偿装置包括晶体振荡器100和低速定时累加器200，其中，当在预设补偿周期内不进行误差补偿时，低速定时累加器200对晶体振荡器100产生的时钟信号的周期个数进行计数。实时时钟误差补偿装置还包括高频振荡器300、高速定时累加器400以及控制模块500。晶体振荡器100的输出端与低速定时累加器200的时钟信号输入端相连，高频振荡器300的输出端与高速定时累加器400的时钟信号输入端相连，控制模块500的第一控制信号输出端与低速定时累加器200的控制信号输入端相连，控制模块500的第二控制信号输出端与高速定时累加器400的控制信号输入端相连，低速定时累加器200的输出端与高速定时累加器400的输出端共接形成实时时钟误差补偿装置的输出端。高频振荡器300产生高于晶体振荡器振荡频率的时钟信号。高速定时累加器400在预设补偿周期内对高频振荡器300产生的时钟信号的周期个数进行计数。预设补偿周期为0.5秒。控制模块500在一个预设补偿周期内计算低速定时累加器200和高速定时累加器400分别所对应的低速周期补偿个数和高速周期补偿个数，并使低速定时累加器200在预设补偿周期内根据低速周期补偿个数对晶体振荡器100产生的时钟信号的周期个数进行计数(即低速定时累加器200进行周期补偿)，当低速定时累加器200计数完成后，控制模块500发出使能信号使高速定时累加器400在预设补偿周期内根据高速周期补偿个数对高频振荡器300产生的时钟信号的周期个数进行计数(即高速定时累加器400进行周期补偿)。计时逻辑电路800根据低速定时累加器200进行周期计数所得到的周期个数和高速定时累加器400进行周期计数所得到的周期个数进行计时，所得到的计时时间作为实时时钟的计时时间。其中，晶体振荡器100的时钟周期T为1/f秒，其中f为晶体振荡器100的振荡频率。高频振荡器300可为高频RC振荡电路，高频振荡器300的振荡频率可大于或等于10MHz。控制模块500在一个预设补偿周期内计算低速定时累加器200和高速定时累加器400分别所对应的低速周期补偿个数和高速周期补偿个数具体为：控制模块500计算晶体振荡器100的频率与标准频率之间的相对误差，在预设补偿周期内根据相对误差计算对应的时间偏差，并根据时间偏差计算低速周期补偿个数和高速周期补偿个数。具体的，晶体振荡器100的标准振荡频率为32768Hz，由于温度变化、石英晶体的制造工艺误差等原因，晶体振荡器100的频率往往存在误差，晶体振荡器100的频率相对于标准频率的相对误差表达式为：其中，单位PPM为一百万分之一。具体的，控制模块500计算低速周期补偿个数和高速周期补偿个数，并使低速定时累加器200和高速定时累加器400分别进行周期补偿的过程本文档来自技高网...

【技术保护点】
一种实时时钟误差补偿装置，所述实时时钟误差补偿装置的输出端与计时逻辑电路的输入端相连；所述实时时钟误差补偿装置包括晶体振荡器和低速定时累加器；当在预设补偿周期内不进行误差补偿时，所述低速定时累加器对所述晶体振荡器产生的时钟信号的周期个数进行计数；其特征在于，所述实时时钟误差补偿装置还包括高频振荡器、高速定时累加器以及控制模块；所述晶体振荡器的输出端与所述低速定时累加器的时钟信号输入端相连，所述高频振荡器的输出端与所述高速定时累加器的时钟信号输入端相连，所述控制模块的第一控制信号输出端与所述低速定时累加器的控制信号输入端相连，所述控制模块的第二控制信号输出端与所述高速定时累加器的控制信号输入端相连，所述低速定时累加器的输出端与所述高速定时累加器的输出端共接形成所述实时时钟误差补偿装置的输出端；所述高频振荡器产生高于所述晶体振荡器振荡频率的时钟信号；所述控制模块在一个预设补偿周期内计算所述低速定时累加器和所述高速定时累加器分别所对应的低速周期补偿个数和高速周期补偿个数，并使所述低速定时累加器在所述预设补偿周期内根据所述低速周期补偿个数对所述晶体振荡器产生的时钟信号的周期个数进行计数，当所述低速定时累加器计数完成后，所述控制模块发出使能信号使所述高速定时累加器在所述预设补偿周期内根据所述高速周期补偿个数对所述高频振荡器产生的时钟信号的周期个数进行计数；所述预设补偿周期为0.5秒；所述计时逻辑电路根据所述低速定时累加器进行周期计数所得到的周期个数和所述高速定时累加器进行周期计数所得到的周期个数进行计时。...

【技术特征摘要】
1.一种实时时钟误差补偿装置，所述实时时钟误差补偿装置的输出端与计时逻辑电路的输入端相连；所述实时时钟误差补偿装置包括晶体振荡器和低速定时累加器；当在预设补偿周期内不进行误差补偿时，所述低速定时累加器对所述晶体振荡器产生的时钟信号的周期个数进行计数；其特征在于，所述实时时钟误差补偿装置还包括高频振荡器、高速定时累加器以及控制模块；所述晶体振荡器的输出端与所述低速定时累加器的时钟信号输入端相连，所述高频振荡器的输出端与所述高速定时累加器的时钟信号输入端相连，所述控制模块的第一控制信号输出端与所述低速定时累加器的控制信号输入端相连，所述控制模块的第二控制信号输出端与所述高速定时累加器的控制信号输入端相连，所述低速定时累加器的输出端与所述高速定时累加器的输出端共接形成所述实时时钟误差补偿装置的输出端；所述高频振荡器产生高于所述晶体振荡器振荡频率的时钟信号；所述控制模块在一个预设补偿周期内计算所述低速定时累加器和所述高速定时累加器分别所对应的低速周期补偿个数和高速周期补偿个数，并使所述低速定时累加器在所述预设补偿周期内根据所述低速周期补偿个数对所述晶体振荡器产生的时钟信号的周期个数进行计数，当所述低速定时累加器计数完成后，所述控制模块发出使能信号使所述高速定时累加器在所述预设补偿周期内根据所述高速周期补偿个数对所述高频振荡器产生的时钟信号的周期个数进行计数；所述预设补偿周期为0.5秒；所述计时逻辑电路根据所述低速定时累加器进行周期计数所得到的周期个数和所述高速定时累加器进行周期计数所得到的周期个数进行计时。2.如权利要求1所述的实时时钟误差补偿装置，其特征在于，所述控制模块还计算所述晶体振荡器的频率与标准频率之间的相对误差，在所述预设补偿周期内根据所述相对误差计算对应的时间偏差，并根据所述时间偏差计算所述
\t低速周期补偿个数和所述高速周期补偿个数。3.如权利要求1所述的实时时钟误差补偿装置，其特征在于，所述实时时钟误差补偿装置还包括使能模块和补偿存储模块；所述控制模块的第一控制信号输出端与所述补偿存储模块的低速周期补偿个数信息输入端相连，所述补偿存储模块的低速周期补偿个数信息输出端与所述低速定时累加器的控制信号输入端相连；所述控制模块的第二控制信号输出端包括使能信号输出端和高速周期补偿个数信息输出端，所述控制模块的使...

【专利技术属性】
技术研发人员：万上宏，叶媲舟，涂柏生，
申请(专利权)人：深圳市博巨兴实业发展有限公司，
类型：发明
国别省市：广东;44