【技术实现步骤摘要】
【国外来华专利技术】专利技术人:MichaelH.S.Dayringer、R.DavidHopkins和AlexChow
本公开内容一般而言涉及制造半导体芯片封装的过程。更具体而言,本公开内容涉及用于组装芯片封装的组装部件和关联技术,其中芯片封装包括在垂直堆叠中彼此偏移以定义阶梯台阶的一组芯片。
技术介绍
与连接到印刷电路板的常规单独封装芯片相比,包括堆叠的半导体芯片或裸片的芯片封装可以提供显著更高的性能。这些芯片封装还提供某些优点,诸如以下能力:对堆叠中的不同芯片使用不同工艺、组合更高密度的逻辑和存储器,以及利用较少的功率传送数据。例如,实现动态随机存取存储器(DRAM)的芯片堆叠可以在基础芯片(basechip)中使用高金属层计数、高性能逻辑工艺来实现输入/输出(I/O)和控制器功能,并且对于堆叠的其余部分可以使用一组较低金属层计数、DRAM专门处理过的芯片。以这种方式,组合的芯片集可以比:包括利用DRAM工艺制造的I/O和控制器功能的单个芯片;包括利用逻辑工艺制造的存储器电路的单个芯片;和/或试图使用单个工艺来制造逻辑和存储器物理结构二者具有更好的性能和更低的成本。但是,组装包括堆叠的半导体芯片的芯片封装会是困难的。特别地,现有的组装技术可能是耗时的并且可能具有低成品率(这会增加芯片封装的成本)。例如,在许多现有的组装技术中,半导体芯片堆叠各处的总垂直位置误差是与每个半导体芯片关联的垂直位置误差的 ...
【技术保护点】
一种组装部件,包括:具有垂直的阶梯堆叠的阶梯台阶对,其中给定的阶梯在阶梯的平面内从相邻的阶梯偏移以定义所述阶梯台阶对,其中所述阶梯台阶对中的阶梯被配置为提供在斜坡堆叠芯片封装的组装期间限制组装工具的垂直位置的垂直参照位置;其中所述斜坡堆叠芯片封装中的半导体裸片集合布置在垂直堆叠中,其中给定的半导体裸片在所述半导体裸片集合的平面内从相邻的半导体裸片偏移以定义阶梯台阶;及其中,在所述斜坡堆叠芯片封装的组装期间,当所述阶梯台阶对限制所述组装工具的垂直位置时,所述组装工具机械耦合到所述给定的半导体裸片的顶表面并且所述给定的半导体裸片的底表面机械耦合到所述斜坡堆叠芯片封装。
【技术特征摘要】
【国外来华专利技术】2013.10.21 US 14/059,3021.一种组装部件,包括:
具有垂直的阶梯堆叠的阶梯台阶对,其中给定的阶梯在阶梯的平
面内从相邻的阶梯偏移以定义所述阶梯台阶对,其中所述阶梯台阶对
中的阶梯被配置为提供在斜坡堆叠芯片封装的组装期间限制组装工具
的垂直位置的垂直参照位置;
其中所述斜坡堆叠芯片封装中的半导体裸片集合布置在垂直堆叠
中,其中给定的半导体裸片在所述半导体裸片集合的平面内从相邻的
半导体裸片偏移以定义阶梯台阶;及
其中,在所述斜坡堆叠芯片封装的组装期间,当所述阶梯台阶对
限制所述组装工具的垂直位置时,所述组装工具机械耦合到所述给定
的半导体裸片的顶表面并且所述给定的半导体裸片的底表面机械耦合
到所述斜坡堆叠芯片封装。
2.如权利要求1所述的组装部件,其中所述半导体裸片集合包
括N个半导体裸片;及
其中所述斜坡堆叠芯片封装中所述半导体裸片集合沿垂直堆叠在
垂直方向的位置误差独立于在所述斜坡堆叠芯片封装中的垂直位置。
3.如权利要求2所述的组装部件,其中N大于40。
4.如权利要求1所述的组装部件,其中所述位置误差各自小于
±20μm。
5.如权利要求1所述的组装部件,其中所述组装部件便于所述
斜坡堆叠芯片封装的组装,其中所述半导体裸片集合沿垂直堆叠在垂
直方向上的累积位置误差小于与所述半导体裸片集合和半导体裸片之
间的粘合层关联的位置误差的总和。
6.如权利要求5所述的组装部件,其中所述累积位置误差以下
之一相关联:半导体裸片的厚度变化和粘合层的厚度变化。
7.如权利要求1所述的组装部件,其中所述给定的半导体裸片
包括顶表面上的焊盘和凸块;及
其中所述组装工具在顶表面上除焊盘和凸块所处位置之外的区域
中拾取所述给定的半导体裸片。
8.如权利要求1所述的组装部件,其中所述阶梯台阶是所述阶
梯台阶对的镜像图像。
9.如权利要求1所述的组装部件,其中所述给定的半导体裸片
具有标称厚度;及
其中所述阶梯台阶中给定阶梯的垂直位移大于所述标称厚度。
10.如权利要求1所述的组装部件,其中所述组装部件便于斜坡
部件刚性机械耦合到所述斜坡堆叠芯片封装,
其中所述斜坡部件被定位在垂直堆叠的一侧上,及
其中所述斜坡部件大致平行于沿阶梯台阶的方向,所述方向在所
述半导体裸片集合的平面中的水平方向与沿垂直堆叠的垂直方向之间。
11.一种用于组装斜...
【专利技术属性】
技术研发人员:M·H·S·达伊里格尔,R·D·霍普金斯,A·乔,
申请(专利权)人:甲骨文国际公司,
类型:发明
国别省市:美国;US
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