一种低相位噪声频率合成器制造技术

本发明专利技术公开了一种低相位噪声频率合成器，包括参考晶振，用于产生参考信号，所述参考晶振连接功率分配器，所述功率分配器连接至少一个锁相合成单元的信号输入端，用于将所参考信号分配后发送到每个所述锁相合成单元，其中，所述锁相合成单元包括第一锁相环，用于对第一晶振进行锁相，第二锁相环，用于对第二晶振进行锁相，所述第一晶振输出第一信号到第四锁相环，所述第二晶振输出第二信号到第三锁相环，所述第三锁相环用于对所述第二信号进行锁相；所述第三锁相环、第四锁相环将输出的信号进行混频组合后输出。本发明专利技术的方案利用非相关相噪叠加原理，能够改善相位噪声、电路结构简单。

【技术实现步骤摘要】

本专利技术涉及频率合成领域，特别涉及一种低相位噪声频率合成器。
技术介绍
随着电子设备的发展，电子系统对频率源提出了愈来愈高的要求，特别是在相位噪声、跳频速度、杂散等关键指标上更是如此。现代频率合成器主要采用直接数字合成和锁相环技术。其中，绝大部分频率合成器采用的是锁相环技术。采用锁相环（PLL）的频率合成器组成框图如图1所示：包括鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO），鉴相器把参考输入信号（XTAL）的相位与VCO信号的相位进行比较，由PD将这两个输入信号的相位误差转换为误差电压，该电压由环路滤波器滤波后作为VCO的控制电压，控制电压改变VCO的输出频率，当闭环系统稳定后，VCO的输出频率即达到所需要的频率，完成输出频率与参考频率的锁定。当输出频率高于参考频率时，一般还需要在反馈支路增加分频器（N），使得输入到PD的两路信号频率大致相等。同样，参考信号也可以使用一个分频器（R），来获得较小的鉴相频率。在实际应用中，一般重点考虑输出频率的载波近端相位噪声，通过对PLL架构的数学推导，可以得到整个系统的输出近端相位噪声公式为：PNtotal=PNREF+PN1Hz+10*log(fcomp)+20*log(N)，其中，PNref为参考频率的相位噪声，PN1Hz为鉴相器的等效噪声基底，当采用数字鉴相器时，该值是评估鉴相器相噪特性好坏的重要参数。fcomp为鉴相频率，fcomp=fout/N。N为反馈分频比。由于锁相环本质上是等同于倍频器，因此输出频率相对于鉴相频率或者参考频率的相噪恶化为20*log（N）。从上式中可以看出，为了获得具有更低相位噪声的输出频率，目前现有以下几种方法：1、采用更低相噪指标的参考频率，即降低PNREF。但该指标受系统底噪的影响而不能无限降低。2、降低鉴相器的等效噪声基底，即降低PN1HZ。普遍的方法是采用取样鉴相器代替数字鉴相器。如申请日为2003.11.14，申请号为US71371703的美国专利技术与申请日为1993.5.12，申请号为US6075593的美国专利技术公开的内容即采用这种方式。3、降低鉴相频率或降低分频比，即降低fcomp和N。但减小fcomp必然会增加N，反而会带来相噪的恶化。因此常用的办法是增大fcomp而使得N减小。但这样的坏处是无法获得比较小的频率步进。4、架构上改变，通常是采用环内混频的方法，先将输出频率与一个频率f1相混频，得到一个比较低的反馈频率去同参考频率鉴相。这样，输出频率fout=f1+N2*fcomp=N1*fref+N2*fcomp。由于f1可以采用一个点源或者大步进的频综，因此f1的输出相噪式中可以采用前面3种方法相对容易的获得较好的相位噪声指标。从而改善第3点中无法获得小的频率步进的问题，即兼顾了相噪和小的频率步进。如申请日为2008.9.5，申请号为US20563208的美国专利技术专利公开的方案。5、采用相噪对消技术，比如前馈技术等，参看申请日为2007.5.15，申请号为US80360207的美国专利技术专利公开的方案。6、利用不相关的相位噪声叠加仅仅是线性功率叠加的原理，获得10*log（N）的相噪改善。具体参看《PhaseNoiseImprovementforArraySystems》，ShileiHao,TongningHu,QunJaneGu，P1~4,2016IEEEMTT-SInternationalMicrowaveSymposium(IMS)与《AHighFrequencyLowPhase-NoiseSignalSourceGeneratedUsingaSelf-OscillatingMixer》，IETMicrow.AntennasPropag.,2013,Vol.7,Iss.2,pp.123–130，公开的方案。根据对现有上述方案的分析可知，在前述的方法2-4中，并没有改变20*log（N）的相关相位噪声恶化因子，输出频率的相位噪声是按照20*log（N）的系数恶化的。当输出频率很高或者N很大时，输出频率的相位噪声恶化比较多。方法5在实现技术上有较大的困难，特别是在频率较高时，而且在输出频率不是点频而是需要有一定带宽时，更是非常难以实现，而且对消带来的相噪提升也非常有限。方法6基于非相关相噪叠加理论是真正能够较大的改善输出相噪指标。但是其使用的是相噪滤波器的方法获得非相关的多路信号，由于相噪滤波器本身具有一定的带宽，所以只能改善远端（如1M）的相噪，而近端相噪由于多路信号之间仍然具有相关性，所以不能对近端相噪进行改善。同时，由于滤波器是频率固定的器件，该方法也仅能适用于点频信号，对于输出信号需要一段频率变化带宽的频率合成器信号也不适用。综上所述，现有方案对频率合成器输出信号的相位噪声改善有限、且电路结构复杂。
技术实现思路
本专利技术在于克服现有技术的上述不足，提供一种能够有效改善相位噪声、电路结构简单的低相位噪声频率合成器。为了实现上述专利技术目的，本专利技术采用的技术方案是：一种低相位噪声频率合成器，包括参考晶振，用于产生参考信号，所述参考晶振连接功率分配器，所述功率分配器连接至少一个锁相合成单元的信号输入端，用于将所参考信号分配后发送到每个所述锁相合成单元，其中，所述锁相合成单元包括第一锁相环，用于对第一晶振进行锁相，第二锁相环，用于对第二晶振进行锁相，所述第一晶振输出第一信号到第四锁相环，所述第二晶振输出第二信号到第三锁相环，所述第三锁相环用于对所述第二信号进行锁相；所述第三锁相环、第四锁相环将输出的信号进行混频组合后输出。进一步地，所述锁相环包括依次连接的鉴相器、环路滤波器、压控振荡器、分频器。进一步地，所述鉴相器为数字鉴相器或模拟鉴相器。进一步地，所述第一锁相环、第二锁相环均为窄带锁相环。进一步地，所述窄带锁相环环路带宽小于10Hz。与现有技术相比，本专利技术的有益效果本专利技术的低相位噪声频率合成器利用非相关相噪叠加原理，采用窄带锁相技术来获得多路的非相关频率信号，并通过环内混频的架构和方法将这些信号进行频率组合，以获得需要的输出频率。由于采用了非相关相噪叠加，输出相噪的恶化相对于参考信号是按照10*log（N）的倍数恶化，而不是现有技术的20*log（N）倍数恶化，这样相对于现有技术可以得到10*log（N）的相噪提升，获得极低的相位噪声，同时，本专利技术电路结构简单、容易实现。附图说明图1所示为本专利技术的低相位噪声频率合成器模块框图。图2所示为一个实施例中的两路低相位噪声频率合成器电路。图3所示为另一个实施例中的两路低相位噪声频率合成器电路。图4所示为四路低相位噪声频率合成器电路。图5所示为多路低相位噪声频率合成器电路。具体实施方式下面结合具体实施方式对本专利技术作进一步的详细描述。但不应将此理解为本专利技术上述主题的范围仅限于以下的实施例，凡基于本
技术实现思路
所实现的技术均属于本专利技术的范围。图1所示为本专利技术的低相位噪声频率合成器模块框图，包括参考晶振，用于产生参考信号，所述参考晶振连接功率分配器，所述功率分配器连接至少一个锁相合成单元的信号输入端，用于将所参考信号分配后发送到每个所述锁相合成单元，其中，所述锁相合成单元包括第一锁相环，用于对第一晶振进行锁相，第二锁相环，用于对第二晶振进行锁相，所述第一晶振输出第本文档来自技高网...

【技术保护点】
一种低相位噪声频率合成器，其特征在于，包括参考晶振，用于产生参考信号，所述参考晶振连接功率分配器，所述功率分配器连接至少一个锁相合成单元的信号输入端，用于将所参考信号分配后发送到每个所述锁相合成单元，其中，所述锁相合成单元包括第一锁相环，用于对第一晶振进行锁相，第二锁相环，用于对第二晶振进行锁相，所述第一晶振输出第一信号到第四锁相环，所述第二晶振输出第二信号到第三锁相环，所述第三锁相环用于对所述第二信号进行锁相；所述第三锁相环、第四锁相环将输出的信号进行混频组合后输出。

【技术特征摘要】
1.一种低相位噪声频率合成器，其特征在于，包括参考晶振，用于产生参考信号，所述参考晶振连接功率分配器，所述功率分配器连接至少一个锁相合成单元的信号输入端，用于将所参考信号分配后发送到每个所述锁相合成单元，其中，所述锁相合成单元包括第一锁相环，用于对第一晶振进行锁相，第二锁相环，用于对第二晶振进行锁相，所述第一晶振输出第一信号到第四锁相环，所述第二晶振输出第二信号到第三锁相环，所述第三锁相环用于对所述第二信号进行锁相；所述第三锁相环、第四锁...

【专利技术属性】
技术研发人员：吴成林，王崔州，
申请(专利权)人：成都西蒙电子技术有限公司，
类型：发明
国别省市：四川;51