一种减少CP‑PLL频率切换时间的无源环路滤波器制造技术

本发明专利技术涉及一种减少CP‑PLL频率切换时间的无源环路滤波器，连接在CP‑PLL的电荷泵与VCO输入端之间，包括相串联的电阻R1和电容C1、以及与电阻R1和电容C1并联的电容C2，电容C1串联有小电容Cp，小电容CP并联有两反向并联的开关二极管，小电容CP与两开关二极管的公共端接地，电容C2的一端接地。本发明专利技术从根本上解决了锁相环频率合成器中频率切换时间与相位噪声和杂散指标的矛盾需求，利用RDP开关二极管的单向导通特性，在频率切换时减小滤波器的总电容从而加快CP‑PLL的非线性响应速度，减少频率切换时间，而在频率稳定后恢复原环路滤波器的总电容值，使无源环路滤波器的加入并不影响到系统稳定状态时的相位噪声和杂散。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路
，尤其涉及一种减少CP-PLL频率切换时间的无源环路滤波器。
技术介绍
锁相环频率综合器(PLLFS)输出的信号不仅具有如晶振般准确且稳定的频谱质量，而且能在极宽的频率范围内实现快速的数字编程控制，是现代无线通信领域里非常特殊但又极为关键的环路反馈控制系统。其中，电荷泵锁相环(CP-PLL)结构由于具有易集成、低功耗、低抖动等优点，被广泛应用于通信系统、无线电系统、自动控制的时钟数据恢复、频率合成、时钟同步等领域。然而电荷泵锁相环(CP-PLL)结构的主要缺点是频率切换时间较慢，频率切换时间与输出频率分辨率、频率稳定度、相位噪声和杂散等相互制约，又与系统内诸多参数息息相关，在快速跳频的应用环境中是核心的技术壁垒。PLLFS的频率锁定经历一个逐渐稳定的过程，图1显示了典型的时域响应波形，其中(0-t1)时间段是数字粗调阶段，锁相环芯片根据跳变的目标频率自动选择出对应的VCO(压控振荡器)频段，之后进入正常的锁定过程。锁相环的动态锁定是一个非常复杂的过程，很多文献资料为了便于分析做了简化处理，将各参数线性化，直接过渡到了线性响应((t2-t3)阶段)，而真实的瞬态响应还要包括一段非线性阶段(t1-t2)。最后是稳定的锁定跟踪阶段(t3以后)。相应于每个阶段，人们提出了很多方法加快频率切换速度，以满足当前跳频应用的需求，主流的方法有以下几种。在数字粗调阶段可以增大鉴相频率，但是鉴相频率(即芯片的工作时钟)与数字逻辑的采样率以及锁相环路的整体性能密切相关，提升鉴相频率的空间十分有限。另一种比较成熟的方法是预置调谐电压，即预先求得目标频率对应的调谐电压，从而减小环路循环的过程，加快锁定[1]。但是越宽频带的PLLFS对应的VCO预置电压算法越复杂，而且由于器件的限制及工艺和温度的误差，我们不可能把VCO的频率预置得绝对准确。对应于非线性响应阶段的快锁方法主要是增大电荷泵电流，但是单纯的加大电荷泵电流会改变锁相环路的带宽，从而导致VCO调谐端的电压抖动，增加输出频率的相位噪声和杂散，因此实际应用中一般采用双电荷泵环路结构，与加速线性响应的方法结合在一起，称之为动态环路带宽法，如图2所示，环路失锁时开关闭合，大电流电荷泵接入系统环路，同时环路带宽增加，锁相环快速锁定，当输出频率稳定后，开关断开，环路电荷泵电流减小，带宽变窄，保证PLLFS的频谱纯度要求[2]。另外还有乒乓环切换的的方法，即采用两个PLLFS轮流输出跳变频率，跳频时间仅取决于转换开关的速度[3]，因此非常快速，当然这种方法很占用功耗和面积。随着集成电路技术的迅猛发展，现代无线通信系统对锁相环频率综合器的换频时间和相位噪声及杂散都提出了极为苛刻的要求，然而在实际锁相环工作中换频时间与相位噪声及杂散对系统参数的要求总是是相互矛盾，尽管一直以来人们很清楚这一矛盾的核心因素在于环路滤波器的带宽(具体表现为随着带宽的增大，频率锁定速度越快，但是相位噪声和杂散却会急剧恶化[4])，但是至今并没有人从环路滤波器出发研究其内部各元件是如何影响环路带宽的，更没有从滤波器内部结构设计的角度去寻找减少CP-PLL频率切换时间的方法。因此，这导致了目前诸如预置调谐电压法、动态环路带宽法和乒乓环切换等这些主流的快锁方法普遍存在着结构复杂、占用很大的系统功耗和面积，且加速锁定的程度有限等等难题。参考文献[1]KuangXF，WuNJ.Afast-settlingPLLfrequencysynthesizerwithdirectfrequencypresetting[C]。IEEEInternationalSolid-StateCircuitsConference，2006:741-750。[2]AnalogDevicesInc.锁相环常见问题解答V2.0，2014.https://ezchina.analog.com/docs/DOC-1256。[3]张韩，张俊安。乒乓环在跳频频踪中的应用[J]。河南机电高等专科学校学报，2014，06:11-13。[4]Razavi，B.Phase-LockinginHigh-PerformanceSystems:FromDevicestoArchitectures[M]。Wiley-IEEEPress，2003:517-529.
技术实现思路
为解决上述技术问题，本专利技术的目的是提供一种减少CP-PLL频率切换时间的无源环路滤波器，在不影响其他性能指标(尤其是锁相环的相位噪声和杂散)的前提下、能明显减少电荷泵锁相环频率切换时间，以满足现代无线通信系统中对这一指标越来越严苛的应用需求。本专利技术的减少CP-PLL频率切换时间的无源环路滤波器，连接在所述CP-PLL的电荷泵与VCO输入端之间，包括相串联的电阻R1和电容C1、以及与所述电阻R1和电容C1并联的电容C2，所述电容C1串联有小电容CP，所述小电容CP并联有两反向并联的开关二极管，所述小电容CP与两开关二极管的公共端接地，所述电容C2的一端接地。进一步的，所述小电容CP的电容远小于所述电容C1的电容。借由上述方案，本专利技术至少具有以下优点：1、从根本上解决了锁相环频率合成器中频率切换时间与相位噪声和杂散指标的矛盾需求，利用RDP开关二极管的单向导通特性，在频率切换时减小滤波器的总电容从而加快CP-PLL的非线性响应速度，减少频率切换时间，而在频率稳定后恢复原环路滤波器的总电容值，使无源环路滤波器的加入并不影响到系统稳定状态时的相位噪声和杂散；2、可以根据具体应用需求与预置调谐电压法、动态环路带宽法和乒乓环切换等主流方法叠加应用，在原基础上进一步减小频率切换时间，以满足越来越严苛的跳频应用需求；3、该环路滤波器仍然是无源结构，极大的降低了系统功耗并简化了设计复杂度，选取合适的电容以及开关二极管就能够在不影响其他系统性能的前提下大幅度加快响应速度，为进一步提升跳频通信、雷达探测等技术的性能提供了新的可行方案。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，并可依照说明书的内容予以实施，以下以本专利技术的较佳实施例并配合附图详细说明如后。附图说明图1是PLLFS频率跳变下的暂态响应波形图；图2是动态环路带宽法的电路图；图3是本专利技术的无源环路滤波器与CP-PLL连接的电路图；图4是基于ADF4351锁相环的无源环路滤波器原理图；图5是ADS瞬时仿真验证结果。具体实施方式下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。参见图3，本专利技术一较佳实施例所述的一种减少CP-PLL频率切换时间的无源环路滤波器，连接在CP-PLL的电荷泵与VCO输入端之间，包括相串联的电阻R1和电容C1、以及与电阻R1和电容C1并联的电容C2，电容C1串联有小电容CP，小电容CP并联有两反向并联的开关二极管，小电容CP与两开关二极管的公共端接地，电容C2的一端接地；其中小电容CP的电容远小于所述电容C1的电容。本专利技术给二阶无源环路滤波器(R1和C1串联再与C2并联)的电容C1串联了一个小电容CP(CP＜＜C1)，使总电容由C＝Q/U并且电容串联时电荷量相等可知端电压UP＞＞U1。CP又与一对开关本文档来自技高网...

【技术保护点】
一种减少CP‑PLL频率切换时间的无源环路滤波器，其特征在于：连接在所述CP‑PLL的电荷泵与VCO输入端之间，包括相串联的电阻R1和电容C1、以及与所述电阻R1和电容C1并联的电容C2，所述电容C1串联有小电容CP，所述小电容CP并联有两反向并联的开关二极管，所述小电容CP与两开关二极管的公共端接地，所述电容C2的一端接地。

【技术特征摘要】
1.一种减少CP-PLL频率切换时间的无源环路滤波器，其特征在于：连接在所述CP-PLL的电荷泵与VCO输入端之间，包括相串联的电阻R1和电容C1、以及与所述电阻R1和电容C1并联的电容C2，所述电容C1串联有小电容CP，所述小电...

【专利技术属性】
技术研发人员：石震武，赵雯，
申请(专利权)人：苏州大学，
类型：发明
国别省市：江苏;32