用于微能量获取的MPPT控制电路及能量获取电路制造技术

本发明专利技术涉及一种用于微能量获取的MPPT控制电路及能量获取电路。该MPPT控制电路包括乘法器、延时单元、第一、第二比较器、FDRC及信号叠加模块；FDRC包括第三、第四比较器及或门电路；乘法器输入Vtem和Is后输出Pi至延时单元的输入和第一比较器同相端；延时单元输出连接第一比较器反相端；第一比较器输出连接第三比较器反相端、第四比较器同相端及信号叠加模块输入；第三比较器同相输入VL，第四比较器反相输入VH；信号叠加模块输入连接或门电路输出且其输出连接第二比较器同相输入，第二比较器反相输入Vosc且输出PWM控制信号。本发明专利技术采用MPPT控制电路，能够保证Boost转换器输出功率始终跟随输入功率变化，保证电路工作在最大功率点，从而提高整体电路的转换效率。

【技术实现步骤摘要】

本专利技术属于集成电路
，具体涉及一种用于微能量获取的MPPT控制电路及能量获取电路。
技术介绍
近年来，能量获取技术作为一种低成本、免维护、无污染的可替代性能源技术，受到了社会各界的广泛关注。能量获取技术能够从外界获取能量并将其转换为可利用的电能，具有面积小、功耗低、续航时间长等优点。然而，该技术仍然面临着许多技术难点，例如：低转换效率和较差的输出信号质量。造成这些问题的其根本原因在于，外部可获取的能量源往往是微小的和不稳定的，并且容易受到周围环境的影响，这对能量获取电路的性能提出了更高的要求。请参见图1，图1为现有技术提供的一种能量获取电路的电路结构示意图。该能量获取电路分两级实现，第一级是通过半波整流桥电路，将输入端的交流信号转换成半波信号；第二级是通过Boost升压型转换器，将半波信号转换为稳定的直流信号，为负载提供稳定的输出电压，从而实现由输入获取能量并且提供给负载的目的。其中，第二级Boost升压型转换器的开关SW的开启和关断由最大功率点跟踪(MaximumPowerPointTracking,简称MPPT)控制电路实现。请参见图2，图2为现有技术提供的一种Boost升压型转换器电路的电路结构示意图。Boost升压型转换器的外围电路包括有，电感L、续流二极管D、开关晶体管Msw、采样电阻Rs、负载电容CL和负载电阻RL。MPPT控制电路采样经半波整流电路整流后的输入电压Vtem和Boost升压型转换器电路的开关电流Is，经过运算后，提供输出控制信号SW，开启或关断Boost升压型转换器的开关管Msw，从而实现最大功率点追踪，即通过计算最大输入功率点，使输出功率始终跟随输入功率，提高整体电路的转换效率。因此，如何设计一种用于微能量获取的MPPT控制电路就变得极其重要。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一用于微能量获取的MPPT控制电路及能量获取电路。本专利技术要解决的技术问题通过以下技术方案实现：本专利技术的一个实施例提供了一种用于微能量获取的MPPT控制电路，包括：乘法器、延时单元、第一比较器、第二比较器、快速动态响应电路FDRC及信号叠加模块；其中，所述快速动态响应电路FDRC包括第三比较器、第四比较器及或门电路；所述乘法器的两个输入端分别输入第一电压Vtem和第二电压Vs且其两个输出端Pi分别电连接至所述延时单元的输入端和所述第一比较器的同相输入端Vp1；所述延时单元的输出端电连接至所述第一比较器的反相输入端Vn1；所述第一比较器的输出端Vo1分别电连接至所述第三比较器的反相输入端Vn3、所述第四比较器的同相输入端Vp4及所述信号叠加模块的第一输入端；所述第三比较器的同相输入端Vp3输入低阈值电压VL且其输出端Vo3电连接至所述或门电路的第一输入端；所述第四比较器的反相输入端Vn4输入高阈值电压VH且其输出端电连接至所述或门电路的第二输入端；所或门电路的输出端电连接至所述信号叠加模块的第二输入端；所述信号叠加模块的输出端电连接至所述第二比较器的同相输入端Vp2，所述第二比较器的反相输入端Vn2输入参考振荡信号电压Vosc且其输出端Vo2输出开关电压Vsw以作为Boost升压型转换器的PWM控制信号。在本专利技术的一个实施例中，所述乘法器为超低压模拟乘法器电路；所述超低压模拟乘法器电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8及第九晶体管M9：其中，所述第八晶体管M8、所述第四晶体管M4、所述第六晶体管M6及所述第九晶体管M9依次串接于电源端Vdd与接地端Gnd之间；所述第七晶体管M7及所述第二晶体管M2依次串接于电源端Vdd与所述第四晶体管M4和所述第六晶体管M6串接形成的节点F处之间；所述第一晶体管M1及所述第五晶体管M5依次串接于所述第八晶体管M8和所述第四晶体管M4串接形成的节点E处与所述第六晶体管M6和所述第九晶体管M9串接形成的节点D处之间；所述第三晶体管M3串接于所述第七晶体管M7和所述第二晶体管M2串接形成的节点B处与所述第一晶体管M1和所述第五晶体管M5串接形成的节点C处之间；所述第七晶体管M7与所述第八晶体管M8的控制端均电连接至所述第七晶体管M7和所述第二晶体管M2串接形成的节点A处；所述第一晶体管M1与所述第二晶体管M2的控制端均电连接至所述超低压模拟乘法器电路的第一输入端Vx的正极；所述第三晶体管M3与所述第四晶体管M4的控制端均电连接至所述超低压模拟乘法器电路的第一输入端Vx的负极；所述第五晶体管M5的控制端电连接至所述超低压模拟乘法器电路的第二输入端Vy的正极，所述第六晶体管M6的控制端电连接至所述超低压模拟乘法器电路的第二输入端Vy的负极；所述第九晶体管M9的控制端电连接至所述第六晶体管M6和所述第九晶体管M9串接形成的节点D处；所述第八晶体管M8和所述第四晶体管M4串接形成的节点E作为所述超低压模拟乘法器电路的输出端。在本专利技术的一个实施例中，所述延时单元包括第一电阻R1、第二电阻R2、第一电容C1及运算放大器COM；其中，所述第一电阻R1的两端分别电连接至所述延时单元的输入端Vi及所述运算放大器COM的反相输入端Vn；所述第二电阻R2的两端分别电连接至所述运算放大器COM的同相输入端VP及接地端Gnd；所述运算放大器COM的输出端作为所述延时单元的输出端Vo，且所述第一电容C1的两端分别电连接至所述运算放大器COM的反相输入端Vn和输出端Vo。在本专利技术的一个实施例中，所述运算放大器COM包括第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19及第二十晶体管M20；其中，所述第十五晶体管M15及所述第十七晶体管M17依次串接于电源端Vdd与所述运算放大器COM的同相输入端VP之间；所述第十六晶体管M16及所述第十八晶体管M18依次串接于电源端Vdd与所述运算放大器COM的反相输入端Vn之间；所述第十九晶体管M19及所述第二十晶体管M20依次串接于电源端Vdd与接地端Gnd之间；所述第十五晶体管M15与所述第十六晶体管M16的控制端均电连接至所述第十五晶体管M15和所述第十七晶体管M17串接形成的节点G处，所述第十七晶体管M17与所述第十八晶体管M18的控制端均电连接至电源端Vdd，所述第十九晶体管M19的控制端电连接至接地端Gnd，所述第二十晶体管M20的控制端电连接至所述第十六晶体管M16和所述第十八晶体管M18串接形成的节点H处，所述第十九晶体管M19和所述第二十晶体管M20串接形成的节点I作为所述运算放大器COM的输出端Vo。在本专利技术的一个实施例中，所述第一比较器或所述第二比较器包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13及第十四晶体管M14；其中，所述第十晶体管M10及所述第十二晶体管M12依次串接于所述第一比较器或所述第二比较器的同相输入端Vp1/Vp2与接地端Gnd之间；所述第十一晶体管M11及所述第十三晶体管M13依次串接于所述第一比较器或所述第二比较器的反相输入端Vn1/Vn2与接地端Gnd之间；所述第十四晶体管M14串接于所述第一比较器或本文档来自技高网...

【技术保护点】
一种用于微能量获取的MPPT控制电路，其特征在于，包括：乘法器、延时单元、第一比较器、第二比较器、快速动态响应电路(FDRC)及信号叠加模块；其中，所述快速动态响应电路(FDRC)包括第三比较器、第四比较器及或门电路；所述乘法器的两个输入端分别输入第一电压(Vtem)和第二电压(Vs)且其两个输出端(Pi)分别电连接至所述延时单元的输入端和所述第一比较器的同相输入端(Vp1)；所述延时单元的输出端电连接至所述第一比较器的反相输入端(Vn1)；所述第一比较器的输出端(Vo1)分别电连接至所述第三比较器的反相输入端(Vn3)、所述第四比较器的同相输入端(Vp4)及所述信号叠加模块的第一输入端；所述第三比较器的同相输入端(Vp3)输入低阈值电压(VL)且其输出端(Vo3)电连接至所述或门电路的第一输入端；所述第四比较器的反相输入端(Vn4)输入高阈值电压(VH)且其输出端电连接至所述或门电路的第二输入端；所或门电路的输出端电连接至所述信号叠加模块的第二输入端；所述信号叠加模块的输出端电连接至所述第二比较器的同相输入端(Vp2)，所述第二比较器的反相输入端(Vn2)输入振荡信号电压(Vosc)且其输出端(Vo2)输出开关电压(Vsw)以作为Boost升压型转换器的PWM控制信号。...

【技术特征摘要】
1.一种用于微能量获取的MPPT控制电路，其特征在于，包括：乘法器、延时单元、第一比较器、第二比较器、快速动态响应电路(FDRC)及信号叠加模块；其中，所述快速动态响应电路(FDRC)包括第三比较器、第四比较器及或门电路；所述乘法器的两个输入端分别输入第一电压(Vtem)和第二电压(Vs)且其两个输出端(Pi)分别电连接至所述延时单元的输入端和所述第一比较器的同相输入端(Vp1)；所述延时单元的输出端电连接至所述第一比较器的反相输入端(Vn1)；所述第一比较器的输出端(Vo1)分别电连接至所述第三比较器的反相输入端(Vn3)、所述第四比较器的同相输入端(Vp4)及所述信号叠加模块的第一输入端；所述第三比较器的同相输入端(Vp3)输入低阈值电压(VL)且其输出端(Vo3)电连接至所述或门电路的第一输入端；所述第四比较器的反相输入端(Vn4)输入高阈值电压(VH)且其输出端电连接至所述或门电路的第二输入端；所或门电路的输出端电连接至所述信号叠加模块的第二输入端；所述信号叠加模块的输出端电连接至所述第二比较器的同相输入端(Vp2)，所述第二比较器的反相输入端(Vn2)输入振荡信号电压(Vosc)且其输出端(Vo2)输出开关电压(Vsw)以作为Boost升压型转换器的PWM控制信号。2.根据权利要求1所述的电路，其特征在于，所述乘法器为超低压模拟乘法器电路；所述超低压模拟乘法器电路包括第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)、第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)、第八晶体管(M8)及第九晶体管(M9)：其中，所述第八晶体管(M8)、所述第四晶体管(M4)、所述第六晶体管(M6)及所述第九晶体管(M9)依次串接于电源端(Vdd)与接地端(Gnd)之间；所述第七晶体管(M7)及所述第二晶体管(M2)依次串接于电源端(Vdd)与所述第四晶体管(M4)和所述第六晶体管(M6)串接形成的节点(F)处之间；所述第一晶体管(M1)及所述第五晶体管(M5)依次串接于所述第八晶体管(M8)和所述第四晶体管(M4)串接形成的节点(E)处与所述第六晶体管(M6)和所述第九晶体管(M9)串接形成的节点(D)处之间；所述第三晶体管(M3)串接于所述第七晶体管(M7)和所述第二晶体管(M2)串接形成的节点(B)处与所述第一晶体管(M1)和所述第五晶体管(M5)串接形成的节点(C)处之间；所述第七晶体管(M7)与所述第八晶体管(M8)的控制端均电连接至所述第七晶体管(M7)和所述第二晶体管(M2)串接形成的节点(A)处；所述第一晶体管(M1)与所述第二晶体管(M2)的控制端均电连接至所述超低压模拟乘法器电路的第一输入端(Vx)的正极；所述第三晶体管(M3)与所述第四晶体管(M4)的控制端均电连接至所述超低压模拟乘法器电路的第一输入端(Vx)的负极；所述第五晶体管(M5)的控制端电连接至所述超低压模拟乘法器电路的第二输入端(Vy)的正极，所述第六晶体管(M6)的控制端电连接至所述超低压模拟乘法器电路的第二输入端(Vy)的负极；所述第九晶体管(M9)的控制端电连接至所述第六晶体管(M6)和所述第九晶体管(M9)串接形成的节点(D)处；所述第八晶体管(M8)和所述第四晶体管(M4)串接形成的节点(E)作为所述超低压模拟乘法器电路的输出端。3.根据权利要求1所述的电路，其特征在于，所述延时单元包括第一电阻(R1)、第二电阻(R2)、第一电容(C1)及运算放大器(COM)；其中，所述第一电阻(R1)的两端分别电连接至所述延时单元的输入端(Vi)及所述运算放大器(COM)的反相输入端(Vn)；所述第二电阻(R2)的两端分别电连接至所述运算放大器(COM)的同相输入端(VP)及接地端(Gnd)；所述运算放大器(COM)的输出端作为所述延时单元的输出端(Vo)，且所述第一电容(C1)的两端分别电连接至所述运算放大器(COM)的反相输入端(Vn)和输出端(Vo)。4.根据权利要求3所述的电路，其特征在于，所述运算放大器(COM)包括第十五晶体管(M15)、第十六晶体管(M16)、第十七晶体管(M17)、第十八晶体管(M18)、第十九晶体管(M19)及第二十晶体管(M20)；其中，所述第十五晶体管(M15)及所述第十七晶体管(M17)依次串接于电源端(Vdd)与所述运算放大器(COM)的同相输入端(VP)之间；所述第十六晶体管(M16)及所述第十八晶体管(M18)依次串接于电源端(Vdd)与所述运算放大器(COM)的反相输入端(Vn)之间；所述第十九晶体管(M19)及所述第二十晶体管(M20)依次串接于电源端(Vdd)与接地端(Gnd)之间；所述第十五晶体管(M15)与所述第十六晶体管(M16)的控制端均电连接至所述第十五晶体管(M15)和所述第十七晶体管(M17)串接形成的节点(G)处，所述第十七晶体管(M17)与所述第十八晶体管(M18)的控制端均电连接至电源端(Vdd)，所述第十九晶体管(M19)的控制端电连接至接地端(Gnd)，所述第二十晶体管(M20)的控制端电连接至所述第十六晶体管(M16)和所述第十八晶体管(M18)串接形成的节点(H)处，所述第十九晶体管(M19)和所述第二十晶体管(M20)串接形成的节点(I)作为所述运算放大器(COM)的输出端(Vo)。5.根据权利要求1所述的电路，其特征在于，所述第一比较器或所述第二比较器包括第十晶体管(M10)、第十一晶体管(M11)、第十二晶体管(M12)、第十三晶体管(M13)及第十四晶体管(M14)；其中，所述第十晶体管(M10)及所述第十二晶体管(M12)依次串接于所述第一比...

【专利技术属性】
技术研发人员：李娅妮，张延博，刘林果，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61