延时量自动校正的等效采样装置制造方法及图纸

本发明专利技术提供了一种延时量自动校正的等效采样装置。该等效采样装置基于可编程延时芯片及可编程逻辑门阵列FPGA实现，其中的延时量自动矫正过程主要包括：利用FPGA实时测量可编程延时芯片的延时精度；然后根据延时电路的延时精度自动调整等效采样中的延时量，从而保证等间隔地等效采样，具有电路结构简单、测量精度高、实时矫正能力强等优点。

【技术实现步骤摘要】

本专利技术涉及电子行业雷达
，尤其涉及一种延时量自动校正的等效采样装置。
技术介绍
超宽带雷达是指工作带宽大于中心频率的25％的雷达探测技术，其具有良好分辨率和穿透深度的无损探测技术，可对地下的管线、缺陷及地质分层等进行成像，能对隐藏在墙后的运动目标进行非入侵式探测以及成像，同时能对埋在废墟下的人的呼吸信号进行检测，在反恐、技侦、军事、搜救、安检、医学及室内精确定位等领域具有巨大应用价值。目前，超宽带信号的采样大多是利用等效采样技术。实现等效采样中的等间隔的时间延时的方法很多，常用的有快慢斜波比较法、频差法及可编程延时调整法。其中最为方便的是可编程延时线法，即在每个脉冲重复周期中，依次等间隔设置可编程延时芯片的延时量。由于可编程延时芯片受温度的影响，其延时分辨率会随着温度的变化而变化，从而导致等效采样的不均匀性。这种不均匀的等效采样会使雷达回波的某些信息丢失或冗余。
技术实现思路
(一)要解决的技术问题鉴于上述技术问题，本专利技术提供了一种延时量自动校正的等效采样装置，以实现等效采样的均匀性。(二)技术方案本专利技术延时量自动校正的等效采样装置包括：FPGA芯片10；时钟源20，用于产生第一时钟CLK1；第一扇出芯片30，与时钟源20电性连接，用于由所述第一时钟CLK1产生两路时钟-第二时钟CLK2和第三时钟CLK3，其中，第三时钟CLK3输入FPGA芯片10；可编程延时芯片40，其输入端连接至第一扇出芯片30中第二时钟CLK2的输出端，其控制端连接至FPGA芯片10的输出端，用于利用该FPGA芯片10输出的延时量对输入的第二时钟CLK2进行延时，产生并输出第四时钟CLK4；第二扇出芯片50，与可编程延时芯片40的输出端电性连接，用于由输入的第四时钟CLK4产生两路时钟-第五时钟CLK5和第六时钟CLK6，其中，第六时钟CLK6输入FPGA芯片10；模数转换芯片60，其时钟输入端连接至第二扇出芯片50中第五时钟CLK5的输出端，其信号输入端输入模拟信号，用于利用该第五时钟CLK5作为采样时钟，对输入的模拟信号进行采样并输出；其中，FPGA芯片10利用第三时钟CLK3作为工作时钟采样第六时钟CLK6，计算可编程延时芯片40的延时精度，并由该延时精度和第一时钟CLK1的时间周期，生成延时量并传输至可编程延时芯片40的控制端。(三)有益效果从上述技术方案可以看出，本专利技术延时量自动校正的等效采样装置具有电路结构简单、测量精度高、实时矫正能力强等优点。附图说明图1为根据本专利技术实施例延时量自动校正的等效采样装置的结构示意图；图2为利用FPGA芯片中采样时钟采样延时后的第六时钟的示意图；图3为图1所示等效采样装置中FPGA芯片的功能结构示意图；图4为图1所示等效采样装置中FPGA芯片测量延时芯片延时精度的程序流程图；图5为测量的累计量；图6为异或结果；图7A和图7B分别为利用现有技术与本实施例等效采样装置处理得到信号的对比图。【主要元件符号说明】10-FPGA芯片；110-D触发器；111-第一计数器；112-比较器；Reg1-第一寄存器；Reg2-第二寄存器；115-异或门；116-判决器；117-第二计数器；118-第三计数器；119-第四计数器；120-DSP内核；121-延时控制器；20-时钟源；30-第一扇出芯片；40-可编程延时芯片；50-第二扇出芯片；60-模数转换芯片；70-接收天线；80-接收前端电路。具体实施方式本专利技术延时量自动校正的等效采样装置基于可编程延时芯片及可编程逻辑门阵列FPGA，其中的延时量自动矫正过程主要包括：利用FPGA实时测量可编程延时芯片的延时精度；然后根据延时电路的延时精度自动调整等效采样中的延时量，从而保证等间隔地等效采样。为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。在本专利技术的一个示例性实施例中，提供了一种延时量自动校正的等效采样装置。图1为根据本专利技术实施例延时量自动校正的等效采样装置的结构示意图。如图1所示，本实施例等效采样装置包括：FPGA芯片10；时钟源20，用于产生稳定的第一时钟CLK1；第一扇出芯片30，与时钟源20电性连接，用于由所述第一时钟CLK1产生两路时钟-第二时钟CLK2和第三时钟CLK3，其中，第三时钟CLK3输入FPGA芯片10，作为其工作时钟；可编程延时芯片40，其输入端连接至第一扇出芯片30中第二时钟CLK2的输出端，其控制端连接至FPGA芯片10的输出端，用于利用该FPGA芯片10输出的延时量对输入的第二时钟CLK2进行延时，产生并输出第四时钟CLK4；第二扇出芯片50，与可编程延时芯片40的输出端电性连接，用于由输入的第四时钟CLK4产生两路时钟-第五时钟CLK5和第六时钟CLK6，其中，第六时钟CLK6输入FPGA芯片10；模数转换芯片60，其时钟输入端连接至第二扇出芯片50中第五时钟CLK5的输出端，其信号输入端输入模拟信号，用于利用该第五时钟CLK5作为采样时钟，对输入的模拟信号进行采样并输出；其中，FPGA芯片10利用第三时钟CLK3作为工作时钟采样第六时钟CLK6，计算可编程延时芯片40的延时精度，并由该延时精度、第一时钟CLK1的时间周期以及等效采样间隔，生成延时量并传输至可编程延时芯片40。其中，可编程延时芯片40的延时精度随外界环境温度的变化而变化。以下对本实施例延时量自动校正的等效采样装置的各个组成部分进行详细说明。接收天线70接收探测区域的雷达回波信号。接收前端电路80对接收天线70接收到的雷达回波信号进行调理放大后输入至模数转换芯片60的信号输入端。本实施例的等效采样装置对接收前端电路80输出的调理放大后的回波信号进行等效采样。时钟源20为一恒温晶振源，为该等效采样装置提供一个稳定的第一时钟CLK1。第一扇出芯片30和第二扇出芯片50均为超低抖动扇出芯片。可编程延时芯片40为等效采样提供细小的步进延时。请参照图1，恒温晶振源产生一个200MHz的第一时钟CLK1，通过第一扇出芯片3得到两路时钟-第二时钟CLK2与第三时钟CLK3，其中，将第三时钟CLK3作为FPGA芯片的工作时钟，这个时钟是恒定的。CLK2通过可编程本文档来自技高网...

【技术保护点】
一种延时量自动校正的等效采样装置，其特征在于，包括：FPGA芯片(10)；时钟源(20)，用于产生第一时钟(CLK1)；第一扇出芯片(30)，与时钟源(20)电性连接，用于由所述第一时钟CLK1产生两路时钟‑第二时钟(CLK2)和第三时钟(CLK3)，其中，第三时钟(CLK3)输入FPGA芯片(10)；可编程延时芯片(40)，其输入端连接至第一扇出芯片(30)中第二时钟(CLK2)的输出端，其控制端连接至FPGA芯片(10)的输出端，用于利用该FPGA芯片(10)输出的延时量对输入的第二时钟(CLK2)进行延时，产生并输出第四时钟(CLK4)；第二扇出芯片(50)，与可编程延时芯片(40)的输出端电性连接，用于由输入的第四时钟(CLK4)产生两路时钟‑第五时钟(CLK5)和第六时钟(CLK6)，其中，第六时钟(CLK6)输入FPGA芯片(10)；模数转换芯片(60)，其时钟输入端连接至第二扇出芯片(50)中第五时钟(CLK5)的输出端，其信号输入端输入模拟信号，用于利用该第五时钟(CLK5)作为采样时钟，对输入的模拟信号进行采样并输出；其中，FPGA芯片(10)利用第三时钟(CLK3)作为工作时钟采样第六时钟(CLK6)，计算可编程延时芯片(40)的延时精度，并由该延时精度和第一时钟(CLK1)的时间周期，生成延时量并传输至可编程延时芯片(40)的控制端。...

【技术特征摘要】
1.一种延时量自动校正的等效采样装置，其特征在于，包括：
FPGA芯片(10)；
时钟源(20)，用于产生第一时钟(CLK1)；
第一扇出芯片(30)，与时钟源(20)电性连接，用于由所述第一时
钟CLK1产生两路时钟-第二时钟(CLK2)和第三时钟(CLK3)，其中，
第三时钟(CLK3)输入FPGA芯片(10)；
可编程延时芯片(40)，其输入端连接至第一扇出芯片(30)中第二
时钟(CLK2)的输出端，其控制端连接至FPGA芯片(10)的输出端，
用于利用该FPGA芯片(10)输出的延时量对输入的第二时钟(CLK2)
进行延时，产生并输出第四时钟(CLK4)；
第二扇出芯片(50)，与可编程延时芯片(40)的输出端电性连接，
用于由输入的第四时钟(CLK4)产生两路时钟-第五时钟(CLK5)和第六
时钟(CLK6)，其中，第六时钟(CLK6)输入FPGA芯片(10)；
模数转换芯片(60)，其时钟输入端连接至第二扇出芯片(50)中第
五时钟(CLK5)的输出端，其信号输入端输入模拟信号，用于利用该第
五时钟(CLK5)作为采样时钟，对输入的模拟信号进行采样并输出；
其中，FPGA芯片(10)利用第三时钟(CLK3)作为工作时钟采样第
六时钟(CLK6)，计算可编程延时芯片(40)的延时精度，并由该延时精
度和第一时钟(CLK1)的时间周期，生成延时量并传输至可编程延时芯
片(40)的控制端。
2.根据权利要求1所述的等效采样装置，其特征在于，所述FPGA
芯片(10)包括：D触发器(110)、第一计数器(111)、比较器(112)、
第一寄存器(Reg1)、第二寄存器(Reg2)、异或门(115)、判决器(116)、
第二计数器(117)、第三计数器(118)、DSP内核(120)以及延时控制
器(121)，其中，各个部件的工作过程包括：
(1)所述D触发器(110)利用第三时钟(CLK3)作为采样时钟对
第六时钟(CLK6)的信号进行采样；
(2)第一计数器(111)累计D触发器的采样次数N1和采样值为1

\t的出现次数C，判断第一计数器的采样次数N1是否达到设定的采样次数上
限Nave，如否，则向延时控制器(121)提供第一使能信号(EN1)；如是，
采样次数清零，向延时控制器(121)提供第二使能信号(EN2)，向比较
器(112)提供第三使能信号(EN3)；
(3)对于延时控制器(121)：
其在收到第一使能信号后，令保持延时变量i不变，输出延时量
tdelay＝itdc；
其在收到第二使能信号后，另延时变量i＝i+1，输出延时量为
tdelay＝itdc；
(4)比较器(112)被使能后，判断出现次数C与设定的参考值Cr的关系，如出现次数C大于参考值Cr时，比较器输出“1”；当出现次数C
小于参考值Cr时，比较器输出“0”；
(5)第一寄存器(Reg1)的值赋给第二寄存器(Reg2...

【专利技术属性】
技术研发人员：叶盛波，夏正欢，张群英，陈洁，阴和俊，方广有，
申请(专利权)人：中国科学院电子学研究所，
类型：发明
国别省市：北京;11