【技术实现步骤摘要】
本专利技术涉及一种基于累加器的低复杂度数字匹配滤波方法,属于数字信号处理
技术介绍
数字匹配滤波器(DMF)是通信系统和测量系统的数字信号处理模块的重要组成部分。码相位捕获、解扩解调均依赖于DMF的输出。对于码速率较高的直接序列扩频通信系统,为了保证DMF具有足够大的吞吐量,通常需要采用多级全流水结构和并行加法器树算法来实现,DMF往往成为整个通信系统接收端程序的资源瓶颈。对于具有多路数据的低吞吐量系统,如果每路数据都采用传统DMF的多级全流水结构和并行加法器树算法来实现,将会造成资源消耗的成倍增长,这对于系统的复杂度要求很高是实际应用中无法接受的。而采用基于累加器结构和全串行操作的DMF则可以极大地节省资源并降低系统复杂度。
技术实现思路
本专利技术的目的是解决在系统低吞吐量的情况下数字匹配滤波器(DMF)资源消耗过大和系统复杂度过高的问题,提出了一种基于累加器的低复杂度数字匹配滤波方法,使用累加器结构和全串行操作来节省匹配滤波器的资源占用并降低系统复杂度。本专利技术是通过以下技术方案实现的。一种基于累加器的低复杂度数字匹配滤波方法,其工作过程如下:步骤一、DMF的输入数据以千赫兹级的低速率写入第一个双口随机存取存储器A(RAM_A);步骤二、第一个双口RAM_A写满的同时开始以百兆赫兹级的高速率读取双口RAM_A的数据,同时开始将输入数据以与步骤一中写入双口RAM_A相同的写速率低速写入第二个双口随机存取存储器B(RAM_B),并以与步骤二中读取双口RAM_A相同的读速率高速读取存储了扩频码的只读存储器(ROM),将读取的第一个 ...
【技术保护点】
一种基于累加器的低复杂度数字匹配滤波方法,其特征在于:其工作过程如下:步骤一、数字匹配滤波器的输入数据以千赫兹级的低速率写入第一个双口随机存取存储器RAM_A;步骤二、第一个双口RAM_A写满的同时开始以百兆赫兹级的高速率读取双口RAM_A的数据,同时开始将输入数据以与步骤一中写入双口RAM_A相同的写速率低速写入第二个双口随机存取存储器RAM_B,并以与步骤二中读取双口RAM_A相同的读速率高速读取存储了扩频码的只读存储器ROM,将读取的第一个双口RAM_A的数据和ROM的扩频码利用乘法器进行对应相乘并送入累加器;步骤三、当完成一个完整符号周期的累加运算后,由累加器得到数字匹配滤波器的一个输出,同时将累加器清零,读取完第一个双口RAM_A后停止读取,等待第二个双口RAM_B写入完毕;步骤四、第二个双口RAM_B写满的同时开始以与步骤二中读取双口RAM_A相同的读速率高速读取双口RAM_B的数据,同时开始将输入数据继续以与步骤一中写入双口RAM_A相同的写速率低速写入第一个双口RAM_A,并以与相同的读取双口RAM_B的读速率高速读取存储了扩频码的ROM,将读取的第二个双口RAM_B的 ...
【技术特征摘要】
1.一种基于累加器的低复杂度数字匹配滤波方法,其特征在于:其工作过程如下:步骤一、数字匹配滤波器的输入数据以千赫兹级的低速率写入第一个双口随机存取存储器RAM_A;步骤二、第一个双口RAM_A写满的同时开始以百兆赫兹级的高速率读取双口RAM_A的数据,同时开始将输入数据以与步骤一中写入双口RAM_A相同的写速率低速写入第二个双口随机存取存储器RAM_B,并以与步骤二中读取双口RAM_A相同的读速率高速读取存储了扩频码的只读存储器ROM,将读取的第一个双口RAM_A的数据和ROM的扩频码利用乘法器进行对应相乘并送入累加器;步骤三、当完成一个完整符号周期的累加运算后,由累加器得到数字匹配滤波器的一个输出,同时将累加器清零,读取完第一个双口RAM_A后停止读取,等待第二个双口R...
【专利技术属性】
技术研发人员:徐昂,刘策论,韩航程,卜祥元,王帅,鲁楠,罗婧,涂水平,代计博,
申请(专利权)人:北京理工大学,
类型:发明
国别省市:北京;11
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