本发明专利技术公开了一种基于电荷俘获‑释放机制的电路PBTI老化建模方法，其特征在于：包括基于T‑D机制的BTI老化模型的建立、T‑D机制下的电路老化时延模型的建立、MatLab仿真实验和T‑D机制下的电路老化时延模型的验证步骤。本发明专利技术提出的模型与Hspice仿真得出的结果有较好的吻合度，验证了实验模型的准确性；通过实验对电路设计中关键路径时序余量设置进行计算，结果表明，与传统的模型比较，基于本文模型计算，在保证同样电路可靠性的前提下，所需设置的时序余量较小，可以在一定程度上减小电路抗老化设计产生的面积开销。
【技术实现步骤摘要】
本专利技术属于纳米集成电路
，具体涉及一种基于电荷俘获-释放机制的电路PBTI老化建模方法。
技术介绍
随着纳米集成电路技术的不断提高，工艺尺寸不断减小，影响电路老化的物理效应日益明显，严重降低纳米集成电路的寿命。其中，偏置温度不稳定性是带给电路可靠性严重挑战的主要因素之一。BTI效应是指集成电路晶体管正向偏置状态下，其阈值电压Vth随温度和偏置时间的增加而升高，BTI效应又可以分为导致PMOS晶体管中阈值电压绝对值增高的负偏置温度不稳定性和影响NMOS晶体管的阈值电压的正偏置温度不稳定性，现有的研究工作主要集中在PMOS晶体管的NBTI效应引起的电路老化问题。针对PMOS晶体管的NBTI老化效应及其在电路抗NBTI老化设计中的应用，有大量的建模研究工作。针对晶体管阈值电压受BTI效应影响的机理，传统采用经典的反应扩散(Reaction-Diffusion，R-D)机制，研究建立相应的晶体管阈值电压Vth和电路时延的变化预测模型[3]。当CMOS集成电路工艺技术达到45nm及更高水平时，为了解决越来越严重的器件漏电问题，高介电常数(k)的绝缘材料代替传统的SiO2作为栅极介质，开始引入工艺过程，并采用特定的金属材料作为MOS晶体管的栅极。实验发现，采用这种高k绝缘介质-金属栅结构的NMOS晶体管遭受PBTI老化效应，导致的阈值电压Vth随着正偏置条件下的温度和时间的增加而升高，会变得更加明显。然而，传统的R-D机制却并不适用于PBTI效应引起的电路的时延退化建模和预测。
技术实现思路
本专利技术的目的在于针对现有技术的不足，现提供一种将模型计算结果与Hspice仿真结果进行比较，检验模型用于预测电路时延的精度，可用于指导电路抗老化设计中的时序余量优化设置的基于电荷俘获-释放机制的电路PBTI老化建模方法。为解决上述技术问题，本专利技术采用的技术方案为：一种基于电荷俘获-释放机制的电路PBTI老化建模方法，其创新点在于：包括基于T-D机制的BTI老化模型的建立、T-D机制下的电路老化时延模型的建立、MatLab仿真实验和T-D机制下的电路老化时延模型的验证步骤，所述具体步骤如下：(Ⅰ)基于T-D机制的BTI老化模型的建立：假设：a.晶体管氧化层界面陷阱的数量服从泊松分布；b.在电子的俘获释放过程中，其时间服从对数均匀分布；c.氧化层界面陷阱的能量服从U形分布；基于以上三个假设，并且在持续电压输入的条件下，可以得到基于电子T-D机制的MOS晶体管阈值电压变化ΔVth与器件偏置工作时间之间具有如下对数关系：ΔVth＝Φ[A+log(1+C·tstress)](1)其中，tstress为晶体管的偏置工作时间，Φ与氧化层界面态陷阱的数量成正比，A、C为常数，通常A取3.6，C取0.08，在考虑界面态陷阱能量和费米能级两个因素后，电荷T-D机制下的MOS晶体管偏置受压条件下阈值电压变化表示为：ΔVth=N′(∫EvEcf(ET)dET1+e-(ET-EF)/kT)[A+log(1+C·tstress)]---(2)]]>式中，EF为费米能级，ET是界面态陷阱的能量，f(Er)是界面态陷阱能量分布的概率密度函数，Ec为导带底，Ev为价带顶能量,应用假设c的界面态陷阱能量服从U形分布,则式(2)可以简化为：ΔVth∝K1·exp(-E0kT)·exp(B·VddkTtox)·[A+log(1+C·tstress)]---(3)]]>式中K1、E0、B为常数，k为玻尔兹曼常数，T为温度，tox为氧化层厚度,由式(3)可知，阈值电压的变化由工作电压、受压时间、温度以及工艺尺寸等因素所决定；由占空比定义可知：tstress＝α·twork(4)其中α为占空比，twork为晶体管工作时间，假设工艺尺寸和工作电压不变，则式(3)可以简化为：ΔVth∝[A+log(1+C·α·twork)](5)由式(5)可知，晶体管阈值电压的变化与log(1+C·α·twork)呈线性关系；(Ⅱ)T-D机制下的电路老化时延模型的建立：组合逻辑电路中门的传播时延变化Δtp与晶体管阈值电压的变化呈线性关系，因此在电荷T-D机制下，Δtp与晶体管输入信号占空比、晶体管工作时间的关系可用式(6)表示：Δtp∝log(1+C×α×twork)(6)因此，我们可以进一步将Δtp表示为：Δtp＝m+k×log(1+C×α×twork)(7)为了得到基于电荷T-D机制的BTI老化效应引起的门电路时延退化模型，需要求出上式中的参数m和k的值；(Ⅲ)MatLab仿真实验：使用反相器、二输入与门、二输入或门、二输入与非门、二输入或非门为基本逻辑门；设输入信号的占空比α＝0.5，采用MatLab仿真工具，对式(7)中的参数m和k进行拟合；在相同的工艺尺寸下，不同种类门的老化时延不同，设这5种基本逻辑门对应的老化时延分别为Δtp1、Δtp2、Δtp3、Δtp4与Δtp5,则其老化时延公式可描述为：Δtp1＝m1+k1·log(1+C·α·twork)Δtp2＝m2+k2·log(1+C·α·twork)Δtp3＝m3+k3·log(1+C·α·twork)Δtp4＝m4+k4·log(1+C·α·twork)Δtp5＝m5+k5·log(1+C·α·twork)设65nm工艺尺寸下工作电压VDD为1.2V，5个基本逻辑门的工作时间均取为1年至6年，即twork为:twork＝[3e76e79e712e715e718e7]其中twork的元素工作时间的单位为秒,其次，根据twork中给出的工作时间，使用Hspice软件仿真得出老化时延变化量Δtp，结果如下所示:Δtp1＝[7.277.317.347.437.457.46]Δtp2＝[25.4525.5725.6525.7125.7625.80]Δtp3＝[27.3227.5327.6727.7727.8627.93]Δtp4＝[17.8217.8717.9117.9417.9717.99]Δtp5＝[19.4719.5719.6319.6819.7319.76]上述老化时延变化量Δtp的单位为皮秒，将所得到的twork和老化时延变化量Δtp使用Matlab程序进行拟合，得出不同单元门的老化时延计算模型中的参数m与k值；(Ⅳ)T-D机制下的电路老化时延模型的验证：应用Hspice软件仿真出基本门在老化8-10后的时延变化，再与基于模型的计算值进行比较，工作电压为1.2V，分别选用在工艺尺寸65nm、45nm和32nm条件下的仿真数据和模型计算的数值相比较。本专利技术的有益效果如下：本专利技术提出的模型与Hspice仿真得出的结果有较好的吻合度，验证了实验模型的准确性；通过实验对电路设计中关键路径时序余量设置进行计算，结果表明，与传统的模型比较，基于本文模型计算，在保证同样电路可靠性的前提下，所需设置的时序余量较小，可以在一定程度上减小电路抗老化设计产生的面积开销。具体实施方式以下由特定本文档来自技高网...
【技术保护点】
一种基于电荷俘获‑释放机制的电路PBTI老化建模方法，其特征在于：包括基于T‑D机制的BTI老化模型的建立、T‑D机制下的电路老化时延模型的建立、MatLab仿真实验和T‑D机制下的电路老化时延模型的验证步骤，所述具体步骤如下：(Ⅰ)基于T‑D机制的BTI老化模型的建立：假设：a.晶体管氧化层界面陷阱的数量服从泊松分布；b.在电子的俘获释放过程中，其时间服从对数均匀分布；c.氧化层界面陷阱的能量服从U形分布；基于以上三个假设，并且在持续电压输入的条件下，可以得到基于电子T‑D机制的MOS晶体管阈值电压变化ΔVth与器件偏置工作时间之间具有如下对数关系：ΔVth＝Φ[A+log(1+C·tstress)] (1)其中，tstress为晶体管的偏置工作时间，Φ与氧化层界面态陷阱的数量成正比，A、C为常数，通常A取3.6，C取0.08，在考虑界面态陷阱能量和费米能级两个因素后，电荷T‑D机制下的MOS晶体管偏置受压条件下阈值电压变化表示为：ΔVth=N′(∫EvEcf(ET)dET1+e-(ET-EF)/kT)[A+log(1+C·tstress)]---(2)]]>式中，EF为费米能级，ET是界面态陷阱的能量，f(ET)是界面态陷阱能量分布的概率密度函数，Ec为导带底，Ev为价带顶能量,应用假设c的界面态陷阱能量服从U形分布,则式(2)可以简化为：ΔVth∝K1·exp(-E0kT)·exp(B·VddkTtox)·[A+log(1+C·tstress)]---(3)]]>式中K1、E0、B为常数，k为玻尔兹曼常数，T为温度，tox为氧化层厚度，由式(3)可知，阈值电压的变化由工作电压、受压时间、温度以及工艺尺寸等因素所决定；由占空比定义可知：tstress＝α·twork (4)其中α为占空比，twork为晶体管工作时间，假设工艺尺寸和工作电压不变，则式(3)可以简化为：ΔVth∝[A+log(1+C·α·twork)] (5)由式(5)可知，晶体管阈值电压的变化与log(1+C·α·twork)呈线性关系；(Ⅱ)T‑D机制下的电路老化时延模型的建立：组合逻辑电路中门的传播时延变化Δtp与晶体管阈值电压的变化呈线性关系，因此在电荷T‑D机制下，Δtp与晶体管输入信号占空比、晶体管工作时间的关系可用式(6)表示：Δtp∝log(1+C×α×twork) (6)因此，我们可以进一步将Δtp表示为：Δtp＝m+k×log(1+C×α×twork) (7)为了得到基于电荷T‑D机制的BTI老化效应引起的门电路时延退化模型，需要求出上式中的参数m和k的值；(Ⅲ)MatLab仿真实验：使用反相器、二输入与门、二输入或门、二输入与非门、二输入或非门为基本逻辑门；设输入信号的占空比α＝0.5，采用MatLab仿真工具，对式(7)中的参数m和k进行拟合；在相同的工艺尺寸下，不同种类门的老化时延不同，设这5种基本逻辑门对应的老化时延分别为Δtp1、Δtp2、tp3、Δtp4与Δtp5,则其老化时延公式可描述为：Δtp1＝m1+k1·log(1+C·α·twork)Δtp2＝m2+k2·log(1+C·α·twork)Δtp3＝m3+k3·log(1+C·α·twork)Δtp4＝m4+k4·log(1+C·α·twork)Δtp5＝m5+k5·log(1+C·α·twork)设65nm工艺尺寸下工作电压VDD为1.2V，5个基本逻辑门的工作时间均取为1年至6年，即twork为:twork＝[3e76e79e712e715e718e7]其中twork的元素工作时间的单位为秒,其次，根据twork中给出的工作时间，使用Hspice软件仿真得出老化时延变化量Δtp，结果如下所示:Δtp1＝[7.27 7.31 7.34 7.43 7.45 7.46]Δtp2＝[25.45 25.5725.65 25.71 25.76 25.80]Δtp3＝[27.32 27.53 27.67 27.77 27.86 27.93]Δtp4＝[17.82 17.87 17.91 17.94 17.97 17.99]Δtp5＝[19.47 19.57 19.63 19.68 19.73 19.76]上述老化时延变化量Δtp的单位为皮秒，将所得到的twork和老化时延变化量Δtp使用Matlab程序进行拟合，得出不同单元门的老化时延计算模型中的参数m与k值；(Ⅳ)T‑D机制下的电路老化时延模型的验证：应用Hspice软件...
【技术特征摘要】
1.一种基于电荷俘获-释放机制的电路PBTI老化建模方法，其特征在于：包括基于T-D机制的BTI老化模型的建立、T-D机制下的电路老化时延模型的建立、MatLab仿真实验和T-D机制下的电路老化时延模型的验证步骤，所述具体步骤如下：(Ⅰ)基于T-D机制的BTI老化模型的建立：假设：a.晶体管氧化层界面陷阱的数量服从泊松分布；b.在电子的俘获释放过程中，其时间服从对数均匀分布；c.氧化层界面陷阱的能量服从U形分布；基于以上三个假设，并且在持续电压输入的条件下，可以得到基于电子T-D机制的MOS晶体管阈值电压变化ΔVth与器件偏置工作时间之间具有如下对数关系：ΔVth＝Φ[A+log(1+C·tstress)](1)其中，tstress为晶体管的偏置工作时间，Φ与氧化层界面态陷阱的数量成正比，A、C为常数，通常A取3.6，C取0.08，在考虑界面态陷阱能量和费米能级两个因素后，电荷T-D机制下的MOS晶体管偏置受压条件下阈值电压变化表示为：ΔVth=N′(∫EvEcf(ET)dET1+e-(ET-EF)/kT)[A+log(1+C·tstress)]---(2)]]>式中，EF为费米能级，ET是界面态陷阱的能量，f(ET)是界面态陷阱能量分布的概率密度函数，Ec为导带底，Ev为价带顶能量,应用假设c的界面态陷阱能量服从U形分布,则式(2)可以简化为：ΔVth∝K1·exp(-E0kT)·exp(B·VddkTtox)·[A+log(1+C·tstress)]---(3)]]>式中K1、E0、B为常数，k为玻尔兹曼常数，T为温度，tox为氧化层厚度，由式(3)可知，阈值电压的变化由工作电压、受压时间、温度以及工艺尺寸等因素所决定；由占空比定义可知：tstress＝α·twork(4)其中α为占空比，twork为晶体管工作时间，假设工艺尺寸和工作电压不变，则式(3)可以简化为：ΔVth∝[A+log(1+C·α·twork)](5)由式(5)可知，晶体管阈值电压的变化与log(1+C·α·twork)呈线性关系；(Ⅱ)T-D机制下的电路老化时延模型的建立：组合逻辑电路中门的传播时延变化...
【专利技术属性】
技术研发人员：李扬，易茂祥，缪永，邵川，丁力，张姚，吴清焐，
申请(专利权)人：江苏商贸职业学院，
类型：发明
国别省市：江苏;32
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