用于在设计编译流程中利用针对寄存器重定时的估计的方法和装置制造方法及图纸

本申请涉及用于在设计编译流程中利用针对寄存器重定时的估计的方法和装置。本申请提供了一种用于设计目标设备上的系统的方法，包括执行系统上的综合、布局和布线中的一个。在综合、布局和布线中的一个之后向设计者呈现对系统的时序分析，其中时序分析反映被预测为要被实现在系统上的寄存器重定时优化。响应于在呈现之后由设计者提供的输入来修改综合、布局和布线中的一个。

【技术实现步骤摘要】

本专利技术的各实施例涉及用于设计目标设备上的系统的工具。更具体地，本专利技术的各实施例涉及一种用于在设计编译流程中利用针对寄存器重定时的估计的方法和装置。
技术介绍
诸如现场可编程门阵列(FPGA)、专用集成电路(ASIC)和结构化ASIC的目标设备用于实现可以包括数百个门和兆比特的嵌入式内存的大型系统。大型系统的复杂度常常需要使用电子设计自动化(EDA)工具来创建并优化针对到物理目标设备上的系统的设计。在由计算机辅助设计(CAD)中的EDA工具执行的流程之中编译流程是目标设备上的系统的设计生成和集成、综合、布局(placement)和布线。当解决传统时序收敛时，设计者关注于设计中的关键路径。关键路径是通过组合元件或布线元件从一个寄存器到另一寄存器的路径，其未能或接近于未能满足时序要求。在使时序收敛的努力中，设计者可以检查关键路径并尝试通过减少沿路径的组合延迟或布线延迟的量来对其进行改善。EDA工具可以利用寄存器重定时算法以便使时序收敛。寄存器重定时是用于改善同步电路的速度性能的同步电路变换。寄存器重定时涉及跨各组合元件或布线电路元件来移动寄存器以便减小时序上关键的路径的长度。组合本文档来自技高网...

【技术保护点】
一种用于设计目标设备上的系统的方法，包括：执行所述系统上的综合、布局和布线中的一个；在所述综合、所述布局和所述布线中的一个之后向设计者呈现对所述系统的时序分析，其中所述时序分析反映被预测为要被实现在所述系统上的寄存器重定时优化；以及响应于在所述呈现之后由所述设计者提供的输入来修改所述系统上的所述综合、所述布局和所述布线中的一个。

【技术特征摘要】
2015.06.22 US 14/746,2371.一种用于设计目标设备上的系统的方法，包括：执行所述系统上的综合、布局和布线中的一个；在所述综合、所述布局和所述布线中的一个之后向设计者呈现对所述系统的时序分析，其中所述时序分析反映被预测为要被实现在所述系统上的寄存器重定时优化；以及响应于在所述呈现之后由所述设计者提供的输入来修改所述系统上的所述综合、所述布局和所述布线中的一个。2.根据权利要求1所述的方法，其中所述系统上的所述综合、所述布局和所述布线中的所述一个是响应于被预测为要被实现在所述系统上的所述寄存器重定时优化而被执行的。3.根据权利要求1所述的方法，其中所述寄存器重定时优化包括流水线设计关键路径。4.根据权利要求1所述的方法，其中所述寄存器重定时优化包括修改寄存器的位置和到寄存器的输入中的一个或多个以减小所述系统中的路径的关键性。5.根据权利要求1所述的方法，还包括执行寄存器重定时。6.根据权利要求1所述的方法，其中修改所述综合、所述布局和所述布线中的一个包括改变所述系统的方面的功能以缩短所述系统中的回路。7.根据权利要求1所述的方法，其中修改所述综合、所述布局和所述布线中的一个包括去除所述系统中的回路。8.根据权利要求1所述的方法，其中所述寄存器重定时优化基于对所述系统的设计做出的推测的改变。9.根据权利要求8所述的方法，其中所述推测的改变基于所述设计者的指定偏好。10.一种具有指令序列的非瞬态计算机可读介质，所述指令序列包括指令，所述指令当被运行时使处理器执行根据权利要求1-9中任一项所述的方法。11.一种用于设计目标设备上的系统的方法，包括：对所述系统的设计应用推测的改变以改善寄存器重定时；响应于所应用的推测的改变来预测要被实现在所述系统上的寄存器重定时优化；在综合、布局和布线中的一个之后向设计者呈现对所述系统的时序分析，其中所述时序分析反映被预测为要被实现在所述系统上的所述寄存器重定时优化和所应用的推测的改变；以及响应于在所述呈现之后由所述设计者提供的输入来修改所述系统上的所述综合、所述布局和所述布线中的一个。12.根据权利要求11所述的方法，其中所述修改包括响应于由所述设计者提供的所述输入来将所述推测的改变实现为实际的改变。13.根据权利要求11所述的方法，其中响应于预定设置来应用所述推测的改变。14.根...

【专利技术属性】
技术研发人员：N·辛纳杜莱，B·加姆萨，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US