用于在设计编译流程中利用针对寄存器重定时的估计的方法和装置制造方法及图纸

本申请涉及用于在设计编译流程中利用针对寄存器重定时的估计的方法和装置。本申请提供了一种用于设计目标设备上的系统的方法，包括执行系统上的综合、布局和布线中的一个。在综合、布局和布线中的一个之后向设计者呈现对系统的时序分析，其中时序分析反映被预测为要被实现在系统上的寄存器重定时优化。响应于在呈现之后由设计者提供的输入来修改综合、布局和布线中的一个。

【技术实现步骤摘要】

本专利技术的各实施例涉及用于设计目标设备上的系统的工具。更具体地，本专利技术的各实施例涉及一种用于在设计编译流程中利用针对寄存器重定时的估计的方法和装置。
技术介绍
诸如现场可编程门阵列(FPGA)、专用集成电路(ASIC)和结构化ASIC的目标设备用于实现可以包括数百个门和兆比特的嵌入式内存的大型系统。大型系统的复杂度常常需要使用电子设计自动化(EDA)工具来创建并优化针对到物理目标设备上的系统的设计。在由计算机辅助设计(CAD)中的EDA工具执行的流程之中编译流程是目标设备上的系统的设计生成和集成、综合、布局(placement)和布线。当解决传统时序收敛时，设计者关注于设计中的关键路径。关键路径是通过组合元件或布线元件从一个寄存器到另一寄存器的路径，其未能或接近于未能满足时序要求。在使时序收敛的努力中，设计者可以检查关键路径并尝试通过减少沿路径的组合延迟或布线延迟的量来对其进行改善。EDA工具可以利用寄存器重定时算法以便使时序收敛。寄存器重定时是用于改善同步电路的速度性能的同步电路变换。寄存器重定时涉及跨各组合元件或布线电路元件来移动寄存器以便减小时序上关键的路径的长度。组合结构保持不变，并且电路的可观察行为与原始电路相同。
技术实现思路
根据本专利技术的实施例，在针对系统的设计编译流程中的每个综合、布局和布线流程之后执行时序分析。该时序分析被提供给设计者，并且允许该设计者修改针对系统的设计而无需等待完成设计的整个编译。根据本专利技术的实施例，时序分析和编译中的其他流程由处理器执行，并且时序分析被输出给设计者。根据本专利技术的方面，被提供给设计者的时序分析是重定时感知时序分析，其反映被预测为要被实现的布局后和布线后寄存器重定时优化。为了反映被预测为要被实现的布局后和布线后寄存器重定时优化，可以对寄存器应用歪斜和/或可以将正/负延迟元件添加到数据路径上以对实际的离散的寄存器重定时的效果进行建模。根据本专利技术的另一方面，通过对系统的设计做出的推测的改变来使得能够进行被预测为要被实现的布局后和布线后寄存器重定时优化。推测的改变可以与时序分析结果一起被呈现给设计者，并且可以响应于由设计者提供的反馈来做出对设计的实际的改变。通过执行反映布局后和布线后寄存器重定时优化的时序分析，将时序分析呈现给设计者并且允许在整个系统的编译之前进行修改，本专利技术的各实施例允许在比先前已知的途径更短的时间段内设计目标设备上的系统并且是本
中的改进。根据本专利技术的实施例，一种用于设计目标设备上的系统的方法包括执行系统上的综合、布局和布线中的一个。在综合、布局和布线中的一个之后向设计者呈现对系统的时序分析，其中时序分析反映被预测为要被实现在系统上的寄存器重定时优化。响应于在呈现之后由设计者提供的输入来重新运行综合、布局和布线中的一个，并修改来自综合、布局和布线中的一个的先前结果。根据本专利技术的实施例，一种用于设计目标设备上的系统的方法包括对系统的设计应用推测的改变以改善寄存器重定时。响应于所应用的推测的改变来预测要被实现在系统上的寄存器重定时优化。在综合、布局和布线中的一个之后向设计者呈现对系统的时序分析，其中时序分析反映被预测为要被实现在系统上的寄存器重定时优化和所应用的推测的改变。响应于在呈现之后由设计者提供的输入来重新运行综合、布局和布线中的一个，并修改来自综合、布局和布线中的一个的先前结果。附图说明本专利技术的各实施例的特征和优点是通过举例的方式来说明的并且不旨在将本专利技术的各实施例的范围限于所示出的特定实施例。图1是根据本专利技术的示例性实施例的用于设计目标设备上的系统的方法的流程图。图2A和图2B图示了根据本专利技术的示例性实施例的重定时感知时序分析如何呈现关键路径。图3是图示了根据本专利技术的示例性实施例的用于执行重定时感知时序分析的方法的流程图。图4A-C图示了根据本专利技术的示例性实施例的可以如何修改网表以反映寄存器重定时预测的结果。图5图示了根据本专利技术的另一示例性实施例的可以如何修改网表以反映寄存器重定时预测的结果。图6图示了根据本专利技术的示例性实施例的用于考虑到推测的改变执行重定时感知时序分析的方法。图7图示了根据本专利技术的示例性实施例的用于执行寄存器重定时的方法。图8图示了根据本专利技术的实施例的实现系统设计器的计算机系统的框图。图9图示了根据本专利技术的实施例的系统设计器的框图。图10图示了根据本专利技术的实施例的示例性目标设备。具体实施方式在下面的描述中，为了解释的目的，阐述了特定命名法以提供对本专利技术的各实施例的透彻理解。对于本领域技术人员将显而易见的是，可以不需要说明书中的特定细节来实践本专利技术的各实施例。在其他实例中，众所周知的电路、设备、流程和程序以框图形式被示出以避免不必要地使本专利技术的各实施例模糊不清。图1是根据本专利技术的示例性实施例的用于设计目标设备上的系统的方法的流程图。目标设备可以是现场可编程门阵列(FPGA)、专用集成电路(ASIC)、结构化ASIC或其他可编程设备。根据一个实施例，图1中图示的流程可以被称为编译流程并且可以由实现在计算机系统上的计算机辅助设计(CAD)/电子设计自动化(EDA)工具来执行。在101处，对针对系统的设计进行综合。可以通过设计入口工具来提供针对系统的规格。规格可以描述系统的部件和相互连接。根据本专利技术的实施例，被输入的设计可以以硬件描述语言(HDL)处于寄存器传输级(RTL)中。综合包括生成要由目标设备实现的系统的逻辑设计。根据本专利技术的实施例，综合根据HDL设计定义来生成系统的优化逻辑表示。系统的优化逻辑表示可以包括具有系统所需要的最小化的数量的功能块(例如逻辑门、逻辑元件)和寄存器的表示。综合还包括对优化逻辑表示进行映射。映射包括确定如何利用目标设备上可用的资源的类型或种类来实现优化逻辑表示中的逻辑门和逻辑元件。目标设备上可用的资源可以被称为“单元”或“部件”，并且可以包括逻辑阵列块、寄存器、存储器、数字信号处理块、输入输出元件以及其他部件。根据本专利技术的实施例，根据映射来生成网表。该网表可以是根据HDL生成的经优化的经技术映射的网表。在综合101期间，可以执行如在102处所描述的时序分析以提供使得能够进行综合流程的时序数据。在102处，执行重定时感知时序分析。可以响应于来自综合101、布局106或布线110的请求来执行重定时感知时序分析。根据本专利技术的实施例，重定时感知时序分析是反映被预测为要被实现在系统的设计上的布局后和布线后寄存器重定时优化的时序分析。实现分析和布局后和布线后寄存器重定时优化可以被反映在时序分析网表中。来自重定时感知时序分析的结果被提供回到综合101、布局106或布线110流程。在103处，确定是否要执行时序分析。根据本专利技术的实施例，可以根据来自设计者的请求来确定关于是否要执行时序分析的确定。如果确定要执行时序分析，则控制继续进行到104。如果确定不要执行时序分析，则控制继续进行到106。在104处，执行重定时感知时序分析。重定时感知时序分析104被执行以访问针对系统的经综合的设计。根据本专利技术的实施例，重定时感知时序分析104可以与在102处执行的重定时感知时序分析相似并且包括反映被预测为要被实现在系统的设计上的布局后和布线后寄存器重定时优化的时序分析。实现分析和布局后和布线后寄存器本文档来自技高网...

【技术保护点】
一种用于设计目标设备上的系统的方法，包括：执行所述系统上的综合、布局和布线中的一个；在所述综合、所述布局和所述布线中的一个之后向设计者呈现对所述系统的时序分析，其中所述时序分析反映被预测为要被实现在所述系统上的寄存器重定时优化；以及响应于在所述呈现之后由所述设计者提供的输入来修改所述系统上的所述综合、所述布局和所述布线中的一个。

【技术特征摘要】
2015.06.22 US 14/746,2371.一种用于设计目标设备上的系统的方法，包括：执行所述系统上的综合、布局和布线中的一个；在所述综合、所述布局和所述布线中的一个之后向设计者呈现对所述系统的时序分析，其中所述时序分析反映被预测为要被实现在所述系统上的寄存器重定时优化；以及响应于在所述呈现之后由所述设计者提供的输入来修改所述系统上的所述综合、所述布局和所述布线中的一个。2.根据权利要求1所述的方法，其中所述系统上的所述综合、所述布局和所述布线中的所述一个是响应于被预测为要被实现在所述系统上的所述寄存器重定时优化而被执行的。3.根据权利要求1所述的方法，其中所述寄存器重定时优化包括流水线设计关键路径。4.根据权利要求1所述的方法，其中所述寄存器重定时优化包括修改寄存器的位置和到寄存器的输入中的一个或多个以减小所述系统中的路径的关键性。5.根据权利要求1所述的方法，还包括执行寄存器重定时。6.根据权利要求1所述的方法，其中修改所述综合、所述布局和所述布线中的一个包括改变所述系统的方面的功能以缩短所述系统中的回路。7.根据权利要求1所述的方法，其中修改所述综合、所述布局和所述布线中的一个包括去除所述系统中的回路。8.根据权利要求1所述的方法，其中所述寄存器重定时优化基于对所述系统的设计做出的推测的改变。9.根据权利要求8所述的方法，其中所述推测的改变基于所述设计者的指定偏好。10.一种具有指令序列的非瞬态计算机可读介质，所述指令序列包括指令，所述指令当被运行时使处理器执行根据权利要求1-9中任一项所述的方法。11.一种用于设计目标设备上的系统的方法，包括：对所述系统的设计应用推测的改变以改善寄存器重定时；响应于所应用的推测的改变来预测要被实现在所述系统上的寄存器重定时优化；在综合、布局和布线中的一个之后向设计者呈现对所述系统的时序分析，其中所述时序分析反映被预测为要被实现在所述系统上的所述寄存器重定时优化和所应用的推测的改变；以及响应于在所述呈现之后由所述设计者提供的输入来修改所述系统上的所述综合、所述布局和所述布线中的一个。12.根据权利要求11所述的方法，其中所述修改包括响应于由所述设计者提供的所述输入来将所述推测的改变实现为实际的改变。13.根据权利要求11所述的方法，其中响应于预定设置来应用所述推测的改变。14.根...

【专利技术属性】
技术研发人员：N·辛纳杜莱，B·加姆萨，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US