贯孔漏电与击穿测试制造技术

本发明专利技术涉及一种贯孔漏电与击穿测试，各项特定具体实施例包括贯孔测试结构，该贯孔测试结构包括：第一端点，该第一端点耦接至该结构的顶层中的第一组感测线；第二端点，该第二端点耦接至该结构的该顶层中的第二组感测线，其中，该第一组感测线与该第二组感测线布置成梳齿配置；第三端点，该第三端点耦接至该结构的底层中的第三组感测线；以及多个贯孔，该多个贯孔电气耦接该结构的该顶层中的该第二组感测线至该结构的该底层中的该第三组感测线，各贯孔具有贯孔顶端及贯孔底端。

【技术实现步骤摘要】

本专利技术涉及集成电路。更具体地说，本专利技术涉及贯孔漏电与击穿测试。
技术介绍
集成电路(IC)是一种含有许多小型、互连元件的半导体装置。这些元件共同作用，使IC能够进行诸如控制电子装置的工作、或进行逻辑运算。IC在电脑、手机、及许多其它电子装置都看得到。IC及其它半导体装置一般包含多层。层与层之间的连接称为贯孔。在集成电路设计中，贯孔是绝缘氧化物层中的小型开口，在IC不同层之间提供传导性连接。多个贯孔耦接在一起以连接一IC中的一个传导区域至同一或一相邻IC中的另一传导区域。贯孔在制造时会有错误。当贯孔中出现制造错误时，贯孔可能无法适当传导，从而可能妨碍IC正确作用。因此，贯孔结构的测试是IC生产及可靠度的重要方面。贯孔相关漏电及击穿是后段(BEOL)程序发展及可靠度的首要问题之一。诸如贯孔-梳齿(图1)及缠结式贯孔链(图2)等传统贯孔测试结构不能够精确诊断贯孔相关问题的根本原因(在图1及图2中，M1、M2是金属层，V1是贯孔)。举例而言，此类结构不能够各别分析并且区分贯孔的顶端出现的贯孔漏电/击穿问题与贯孔的底端出现的贯孔漏电/击穿问题有何不同。此资讯对于程序开发至关重要，对于自对准接触程序尤其重要。另外，此类贯孔测试结构无法电气识别贯孔迭对(overlay)问题，而且无法区分贯孔-线路与线路-线路漏电及/或击穿。
技术实现思路
一第一方面包括一种测试结构，该测试结构包含：第一三端点贯孔测试结构，其包括：第一端点，该第一端点耦接至该结构的顶层中的第一组感测线；第二端点，该第二端点耦接至该结构的该顶层中的第二组感测线，其中，该第一组感测线与该第二组感测线布置成梳齿配置；第三端点，该第三端点耦接至该结构的底层中的第三组感测线；以及多个贯孔，该多个贯孔电气耦接该结构的该顶层中的该第二组感测线至该结构的该底层中的该第三组感测线，各贯孔具有贯孔顶端及贯孔底端。一第二方面包括半导体晶圆，该半导体晶圆包含：第一三端点贯孔测试结构，其包括：第一端点，该第一端点耦接至该结构的顶层中的第一组感测线；第二端点，该第二端点耦接至该结构的该顶层中的第二组感测线，其中，该第一组感测线与该第二组感测线布置成梳齿配置；第三端点，该第三端点耦接至该结构的底层中的第三组感测线；以及多个贯孔，该多个贯孔电气耦接该结构的该顶层中的该第二组感测线至该结构的该底层中的该第三组感测线，各贯孔具有贯孔顶端及贯孔底端。一第三方面包括一种测试方法，该测试方法包含：提供包括至少一个贯孔的三端点贯孔测试结构；以及使用该三端点贯孔测试结构，隔离并获得位在该贯孔的顶端的贯孔顶端测量数据以及位在该贯孔的底端的贯孔底端数据。附图说明本专利技术的这些及其它特征经由以下本专利技术各项方面的详细说明，搭配绘示本专利技术各项具体实施例的附图，将得以更加轻易了解。图1绘示相关技术贯孔-梳齿测试结构。图2绘示相关技术缠结式贯孔链测试结构。图3根据具体实施例，绘示三端点贯孔测试结构。图4A及4B根据具体实施例，绘示图3的一对贯孔测试结构。图5为在贯孔-顶端与贯孔-底端处，分别使用图4A及4B中所示贯孔测试结构获得的说明性测量比较图。图6根据具体实施例，绘示与图3的贯孔测试结构搭配使用的三端点测试结构。图7A及7B根据具体实施例，绘示与图6的测试结构一起使用的图3的贯孔测试结构。图8为使用图7A及7B所示测试结构收集的贯孔与无贯孔感测数据的说明性比较图。图9根据具体实施例，绘示另一三端点贯孔测试结构。图10根据具体实施例，绘示图9的多个三端点贯孔测试结构。图11A及11B根据具体实施例，分别绘示正X贯孔移位及负X贯孔移位的效应。图12根据具体实施例，为击穿电压测量与错准的说明性关系图。图13根据具体实施例，为包括贯孔测试结构的说明性半导体晶圆。符号说明10 贯孔测试结构12 上层14 下层20 比较图30 测试结构32 上层34 下层50 贯孔测试结构50-1 贯孔测试结构50-2 贯孔测试结构50-N 贯孔测试结构60 击穿电压测量62 线条100 半导体晶圆102 集成电路芯片104 锯缝区。具体实施方式如以上所提，本文中揭示的专利技术目的涉及集成电路。更具体地说，本专利技术目的是涉及贯孔漏电与击穿测试。在具体实施例中，本披露的贯孔测试结构(下文称为“贯孔测试结构”)可位于半导体晶圆上围绕半导体晶粒的锯缝(kerf)区域中。锯缝区域是制造程序完成时，把半导体晶圆分成个别半导体晶粒的切割区。在其它具体实施例中，贯孔测试结构也可位于半导体晶粒里面。贯孔测试结构可使用半导体处理技术在半导体晶圆上形成。图3绘示的是根据具体实施例的三端点贯孔测试结构10。贯孔测试结构10包括配置在多个层(例如：2层)中的多条导电(例如：金属)感测线、以及把不同层中感测线连接在一起的多个导电贯孔V0。在图3所示的具体实施例中，贯孔测试结构10包括上层12，该上层包含多条隔开且交替的感测线E1、E2。各感测线E1是指定为“上漏(Leak Above)”感测线。贯孔测试结构10的上层12中的感测线E1是电气耦接至第一端点T1。贯孔测试结构10更包括下层14，该下层包含多条隔开的感测线E3。感测线E3是指定为“下漏(Leak Below)”感测线。贯孔测试结构10的上层12中的感测线E2透过贯孔V0电气耦接至贯孔测试结构10的下层14中的感测线E3。感测线E2电气耦接至第二端点T2。感测线E3电气耦接至第三端点T3。在具体实施例中，贯孔测试结构10的上层12中的感测线E1、E2与贯孔测试结构10的下层14中的感测线E3彼此垂直。如图3所示，连接至第一端点T1的感测线E1与连接至第二端点T2的感测线E2是布置成梳齿配置(例如：感测线E1与感测线E2交替)。与诸如图1所示的贯孔-梳齿测试结构以及图2所示的缠结式贯孔链测试结构等现有的贯孔测试结构不同，本披露的贯孔测试结构10能够把贯孔的顶端(贯孔-顶端)出现的问题与贯孔的底端(贯孔-底端)出现的问题作区分。再者，贯孔测试结构10可用于区分贯孔-线路与线路-线路问题。贯孔测试结构10也可用于识别贯孔迭对问题。根据具体实施例，如图4A、4B所示，可提供贯孔测试结构10的多个克隆拷贝(cloned copy)。如图4A所示，可令端点T3维持浮动，在分别穿过端点T1与T2的感测线E1与E2之间施加偏压Vvia-top来隔离并且调查贯孔-顶端问题。再者，如图4B所示，可令端点T1维持浮动，在分别穿过端点T2与T3的感测线E2与E3之间施加偏压Vvia-bot来隔离并且调查贯孔-底端问题。图4A、4B中施加至贯孔测试结构10的偏压Vvia-top、Vvia-bot可以不同，而且可收集并评估各类数据(例如：漏电流、击穿电压等)。图5绘示使用例如图4A、4B所示贯孔测试结构10获得的贯孔-顶端与贯孔-底端感测数据的说明性比较图20。在这项实施例中，清楚看到贯孔-底端比贯孔-顶端出现更槽的击穿电压问题。也就是说，在贯孔-底端测得的击穿电压小于在贯孔-顶端测得的击穿电压。击穿电压可例如通过施加以固定率线性升高的电压来测定。漏电流是在电压上升时测量。漏电流出现陡峭(例如：突然)升高的点位是击穿电压。其它数据可通过运本文档来自技高网...

【技术保护点】
一种测试结构，其包含：第一三端点贯孔测试结构，其包括：第一端点，该第一端点耦接至该结构的顶层中的第一组感测线；第二端点，该第二端点耦接至该结构的该顶层中的第二组感测线，其中，该第一组感测线与该第二组感测线布置成梳齿配置；第三端点，该第三端点耦接至该结构的底层中的第三组感测线；以及多个贯孔，该多个贯孔电气耦接该结构的该顶层中的该第二组感测线至该结构的该底层中的该第三组感测线，各贯孔具有贯孔顶端及贯孔底端。

【技术特征摘要】
2015.03.30 US 14/673,1851.一种测试结构，其包含：第一三端点贯孔测试结构，其包括：第一端点，该第一端点耦接至该结构的顶层中的第一组感测线；第二端点，该第二端点耦接至该结构的该顶层中的第二组感测线，其中，该第一组感测线与该第二组感测线布置成梳齿配置；第三端点，该第三端点耦接至该结构的底层中的第三组感测线；以及多个贯孔，该多个贯孔电气耦接该结构的该顶层中的该第二组感测线至该结构的该底层中的该第三组感测线，各贯孔具有贯孔顶端及贯孔底端。2.如权利要求1所述的测试结构，其更包含：施加于该第一端点与该第二端点之间用以隔离并获得贯孔顶端测量数据的偏压。3.如权利要求1所述的测试结构，其更包含：施加于该第二端点与该第三端点之间用以隔离并获得贯孔底端测量数据的偏压。4.如权利要求1所述的测试结构，其更包含：第二三端点贯孔测试结构，其包括：第一端点，该第一端点耦接至该第二三端点贯孔测试结构的顶层中的第一组感测线；第二端点，该第二端点耦接至该第二三端点贯孔测试结构的该顶层中的第二组感测线，其中，该第一组感测线与该第二组感测线布置成梳齿配置；以及第三端点，该第三端点耦接至该第二三端点贯孔测试结构的底层中的第三组感测线。5.如权利要求4所述的测试结构，其中，该第一三端点贯孔测试结构的该第一与第三端点连结在一起，并且其中，该第二三端点贯孔测试结构的该第一与第三端点连结在一起，该测试结构更包含：施加于该第一三端点贯孔测试结构的该第一端点与该第二端点之间的偏压，以及施加于该第二三端点贯孔测试结构的该第一端点与该第二端点之间的偏压。6.如权利要求1所述的测试结构，其更包含：多个该第一三端点贯孔测试结构，其中，在各该多个第一三端点贯孔测试结构中，该贯孔沿着至少一个轴移位一不同距离。7.如权利要求1所述的测试结构，其中，该测试结构位于半导体晶圆的锯缝区。8.一种半导体晶圆，其包含：第一三端点贯孔测试结构，其包括：第一端点，该第一端点耦接至该结构的顶层中的第一组感测线；第二端点，该第二端点耦接至该结构的该顶层中的第二组感测线，其中，该第一组感测线与该第二组感测线布置成梳齿配置；第三端点，该第三端点耦接至该结构的底层中的第三组感测线；以及多个贯孔，该多个贯孔电气耦接该结构的该顶层中的该第二组感测线至该结构的该底层中的该第三组感测线，各贯孔具有贯孔顶端及贯孔底端。9.如...

【专利技术属性】
技术研发人员：F·陈，A·R·迪弗雷纳，W·C·格里芬，W·K·科尔芬巴赫，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY