一种比较器失调电压自校正电路制造技术

本发明专利技术提供一种比较器失调电压自校正电路，由于半导体工艺参数随机性引起了比较器失调电压，比较器失调电压同样具有随机性。由于比较器失调电压的随机性，在并行转换型模数转换器中并行比较器参考电压具有不确定性。在比较器失调电压严重的情况下，并行转换型模数转换器甚至会出现功能错误。本发明专利技术提出了一种比较器失调电压自校正电路，可校正比较器的随机失调电压至满足要求。因此，本发明专利技术的电路和方法消除了比较器随机失调对并行转换型模数转换器功能和性能的影响，大大提高了模数转换器特别是并行转换型模数转换器速度和性能。

【技术实现步骤摘要】

本专利技术属于模拟和混合信号集成电路领域，特别涉及一种比较器失调电压自校正电路。
技术介绍
n位并行转换型模数转换器(也称作Flash ADC或者闪烁型ADC)采用2n个比较器，把模拟信号Vin与2n个参考信号比较，再对比较器的输出进行编码从而实现模拟信号的量化。通常2n个参考信号均匀分布在某个信号范围内，该信号范围被称为量化范围。图1为一3位flash ADC电路图，其包括8个串行连接的电阻(101、102、103、104、105、106、107、108)、7个并行工作的比较器(COM1、COM2、COM3、COM4、COM5、COM6、COM7)、一个编码电路128、模拟信号输入端口Vin、参考电压端口REFA、参考电压端口REFB、和数字输出端口D0、D1、D2。参考电压端口REFA连接电阻108的正端，电阻108的负端连接电阻107的正端，电阻107的负端连接电阻106的正端，电阻106的负端连接电阻105的正端，电阻105的负端连接电阻104的正端，电阻104的负端连接电阻103的正端，电阻103的负端连接电阻102的正端，电阻102的负端连接电阻101的正端，电阻101的负端连接参考电压端口REFB。在参考电压端口REFA、参考电压端口REFB分别加上电压量化范围的最大值与最小值，在电阻108、107、106、105、104、103、102的负端便产生参考电压V7、V6、V5、V4、V3、V2、V1。比较器COM7、COM6、COM5、COM4、COM3、COM2、COM1的正向端连接到一起接收来自端口Vin的模拟信号，负向端分别接收参考电压V7、V6、V5、V4、V3、V2、V1。电阻101、102、103、104、105、106、107、108的阻值相等，并且比较器COM7、COM6、COM5、COM4、COM3、COM2、COM1的负向端无电流流入，因此参考电压V7、V6、V5、V4、V3、V2、V1均匀分布在端口电压REFA与REFB之间，如图2所示。由图2可见，参考电压V1、V2、V3、V4、V5、V6、V7把信号区间[REFB，REFA]划分成了8个相等的间隔。当模拟信号输入端口Vin信号从低到高变化，超过某个超考电压Vi(i＝1～7)时，相应比较器COMi的输出翻转，即比较器COM1、COM2、COM3、COM4、COM5、COM6、COM7的输出对图2中的8个信号区间进行了标识和编码。本领域的技术人员知道图1中的比较器COM1、COM2、COM3、COM4、COM5、COM6、COM7输出编码为温度计码，该编码的缺点是需要大量的信号线，并且编码效率太低，存在大量的码浪费。比较器COM1、COM2、COM3、COM4、COM5、COM6、COM7的输出连接到编码电路128，实现温度计码到二进制码转换，最终在输出端口D0、D1、D2输出3位二进制码。图1电路的实际实现中，比较器存在失调，特别是基于CMOS工艺的比较器失调更加严重。这样，图1中比较器实际的参考电压是电阻串产生的参考电压加上失调电压，如图3。在图3中用电压源VO1、VO2、VO3、VO4、VO5、VO6、VO7分别表示比较器COM1、COM2、COM3、COM4、COM5、COM6、COM7失调电压。这样比较器COMi(i＝1～7)实际看到的参考电压是(Vi+VOi)。失调电压VOi(i＝1～7)具有随机性，对于不同的比较器，不同的工艺条件，不同的芯片，失调电压都不一样。电路设计人员无法预知失调电压的具体值，只能得到一些统计结果。当falsh ADC的精度很高时(如6位或者8位转换精度)，相邻参考电压间的差很小。如果图3中比较器失调电压使得比较器COMi(i＝1～7)看到的参考电压大于比较器COMi+1看到的参考电压，就会造成flash ADC出现失码。如图4，由于失调，比较器COM4看到的参考电压(V4+VO4)小于比较器COM3看到的参考电压(V3+VO3)。这样当图3中模拟输入信号Vin从小变到大时，比较器COM4先翻转，比较器COM3后翻转，造成失码。传统的减小比较失调的方法是采用较大的器件尺寸，这样会增加电路的功耗并降低了电路的工作速度。本专利技术通过一自校正过程，用一芯片外接的或者芯片内部产生的参考信号来校正比较器的失调电压，从而消除flash ADC的失码、提高DNL和INL性能指标。另外通过失调校正后，比较器可以采用较小尺寸的器件来实现，提高了比较器的速度。
技术实现思路
本专利技术提供一种比较器失调电压自校正电路，包括一比较器123、一失调数字调节电路122、一逐次逼近寄存器121、一多路选择器125、一使能端口EN、一时钟端口CLK、一参考电压输入端口Vr、一模拟信号输入端口Vin、一校正电压输入端口Vcal和一输出端口VOUT。所述比较器失调电压自校正电路120的端口Vr用于接收参考电压，端口Vcal用于接收一校正电压，该校正电压可以由同一芯片上的高精度DAC产生，也可以由测试仪器产生，通过芯片引脚接入芯片。模拟信号输入端口Vin用于接收模拟信号。输出端口VOUT用于输出比较结果。正常工作时多路选择器125连接模拟信号输入端口Vin，校正的时候多路选择器连接正电压输入端口Vcal。所述比较器失调电压自校正电路120的参考电压输入端口Vr连接失调数字调节电路122的端口A，失调数字调节电路122的端口B连接比较器123的负相输入端，比较器123的正相输入端连接多路选择器125的输出端口。多路选择器的1号输入端口连接校正电压输入端口Vcal，2号输入端口连接模拟信号输入端口Vin。比较器123的输出端连接逐次逼近寄存器121的数据输入端Din，逐次逼近寄存器121的使能端EN连接比较器失调电压自校正电路120的使能端口EN，逐次逼近寄存器121的时钟端CLK连接比较器失调电压自校正电路120的时钟端口CLK。逐次逼近寄存器121数据输出端口D0、D1、D2、D3、D4、D5、D6、D7输出数据信号D0、D1、D2、D3、D4、D5、D6、D7。数据信号D0、D1、D2、D3、D4、D5、D6、D7分别控制失调数字调节电路122的数据端口D0、D1、D2、D3、D4、D5、D6、D7。所述失调数字调节电路122的端口B与端口A间的电压VAB与其数据端口D0、D1、D2、D3、D4、D5、D6、D7间的关系是一带偏移量Vs/2的加权求和关系，最低权重位是D0，最高权重位是D7，最小变化步长是Vs/28。根据连接关系，所述比较器123负向端VM的电势为参考电压输入端口Vr电压与失调数字调节电路122端口压降VAB之和。所述比较器失调电压自校正电路120的校正过程如下：开始，比较器失调电压自校正电路120使能端口EN信号为低电平，逐次逼近寄存器121复位，数字信号D7、D6、D5、D4、D3、D2、D1、D0为默认值10000000，失调数字调节电路122端口压降VAB为0。比较器负相输入端VM电势等于参考电压Vr与比较器失调电压之和。之后，使能信号EN从低电平跳变为高电平，启动校正过程，多路选择器连接到输入端口1，选择校正电压Vcal。随后，第一个时钟信号CLK上升沿到来，逐次逼近寄存器121保持数本文档来自技高网...

【技术保护点】
一种比较器失调电压自校正电路，其特征在于：包括一比较器123、一失调数字调节电路122、一逐次逼近寄存器121、一多路选择器125、一使能端口EN、一时钟端口CLK、一参考电压输入端口Vr、一模拟信号输入端口Vin、一校正电压输入端口Vcal和一输出端口VOUT，端口Vr用于接收参考电压，端口Vcal用于接收一校正电压，该校正电压可以由同一芯片上的高精度DAC产生，也可以由测试仪器产生，通过芯片引脚接入芯片；模拟信号输入端口Vin用于接收模拟信号；输出端口用于输出比较结果；正常工作时多路选择器125连接模拟信号输入端口Vin，校正的时候多路选择器连接正电压输入端口Vcal；参考电压输入端口Vr连接失调数字调节电路122的端口A，失调数字调节电路122的端口B连接比较器123的负相输入端，比较器123的正相输入端连接多路选择器125的输出端口；多路选择器的1号输入端口连接校正电压输入端口Vcal，2号输入端口连接模拟信号输入端口Vin；比较器123的输出端连接逐次逼近寄存器121的数据输入端Din，逐次逼近寄存器121的使能端EN连接使能端口EN，逐次逼近寄存器121的时钟端CLK时钟端口CLK；逐次逼近寄存器121数据输出端口D0、D1、D2、D3、D4、D5、D6、D7输出数据信号D0、D1、D2、D3、D4、D5、D6、D7；数据信号D0、D1、D2、D3、D4、D5、D6、D7分别控制失调数字调节电路122的数据端口D0、D1、D2、D3、D4、D5、D6、D7；所述失调数字调节电路122的端口B与端口A间的电压VAB为其中Vs为为一设计电压值。...

【技术特征摘要】
1.一种比较器失调电压自校正电路，其特征在于：包括一比较器123、一失调数字调节电路122、一逐次逼近寄存器121、一多路选择器125、一使能端口EN、一时钟端口CLK、一参考电压输入端口Vr、一模拟信号输入端口Vin、一校正电压输入端口Vcal和一输出端口VOUT，端口Vr用于接收参考电压，端口Vcal用于接收一校正电压，该校正电压可以由同一芯片上的高精度DAC产生，也可以由测试仪器产生，通过芯片引脚接入芯片；模拟信号输入端口Vin用于接收模拟信号；输出端口用于输出比较结果；正常工作时多路选择器125连接模拟信号输入端口Vin，校正的时候多路选择器连接正电压输入端口Vcal；参考电压输入端口Vr连接失调数字调节电路122的端口A，失调数字调节电路122的端口B连接比较器123的负相输入端，比较器123的正相输入端连接多路选择器125的输出端口；多路选择器的1号输入端口连接校正电压输入端口Vcal，2号输入端口连接模拟信号输入端口Vin；比较器123的输出端连接逐次逼近寄存器121的数据输入端Din，逐次逼近寄存器121的使能端EN连接使能端口EN，逐次逼近寄存器121的时钟端CLK时钟端口CLK；逐次逼近寄存器121数据输出端口D0、D1、D2、D3、D4、D5、D6、D7输出数据信号D0、D1、D2、D3、D4、D5、D6、D7；数据信号D0、D1、D2、D3、D4、D5、D6、D7分别控制失调数字调节电路122的数据端口D0、D1、D2、D3、D4、D5、D6、D7；所述失调数字调节电路122的端口B与端口A间的电压VAB为其中Vs为为一设计电压值。2.如权利要求1所述比较器失调电压自校正电路，其特征在于：所述失调数字调节电路122的端口B与端口A间的电压VAB与其数据端口D0、D1、D2、D3、D4、D5、D6、D7间的关系是一带偏移量Vs/2的加权求和关系，最低权重位是D0，最高权重位是D7，最小变化步长是Vs/27。3.如权利要求1所述比较器失调电压自校正电路，其特征在于：比较器123负向端VM的电势为参考电压输入端口Vr电压与失调数字调节电路122端口压降之和。4.如权利要求1所述比较器失调电压自校正电路，其特征在于：所述比较器失调电压自校正电路的校正过程如下：开始，使能信号EN为低电平，逐次逼近寄存器121复位，数字信号D7、D6、D5、D4、D3、D2、D1、D0为默认值10000000，失调数字调节电路122端口压降为0，比较器负相输入端VM电势等于参考电压与比较器失调电压之和；之后，使能信号EN从低电平跳变为高电平，启动校正过程，多路选择器连接到1号输入端口，选择校正电压Vcal；随后，第一个时钟信号CLK上升沿到来，逐次逼近寄存器121保持数字信号D7、D6、D5、D4、D3、D2、D1、D0为默认值10000000不变，比较器负相输入端VM电势保持不变；之后，比较器123比较其正、负相端口电压信号，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din；如果VM低于Vcal，在第二个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D7为1，同时把D6置1，VM增加Vs/4；如果VM高于Vcal，在第二个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D7置0，同时把D6置1，VM减少Vs/4；之后，比较器123再次把VM与Vcal比较，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din；如果VM低于Vcal，在第三个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D6为1，同时把D5置，VM增加Vs/8；如果VM高于Vcal，在第三个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D6置0，同时把D5置1，VM减少Vs/8；之后，比较器123再次把VM与Vcal比较，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din；如果VM低于Vcal，在第四个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D5为1，同时把D4置1，VM增加Vs/16；如果VM高于Vcal，在第四个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D5置0，同时把D4置1，VM减少Vs/16；相同的过程，在第五个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D4、在第六个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D3、在第七个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D2、在第八个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D1、在第九个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D0；最后，校正过程结束；数字信号D7、D6、D5、D4、D3、D2、D1、D0的值被逐次逼近寄存器121保持并用于比较器正常工作过程。5.如权利要求4所述比较器失调电压自校正电路，其特征在于：在整个校正过程，根据比较器123的比较结果，比较器负相输入端VM电势围绕Vcal逐次增加或者减少Vs/22、Vs/23、Vs/24、Vs/25、Vs/26、Vs/27、Vs/28、Vs/28，逐渐收敛于Vcal；最终VM与Vcal相差仅Vs/28，Vs越小，校正结束后，VM越接近Vcal，同时校正范围也越小，采用较高的校正位数，以同时保持较高的校正精度和校正范围。6.如权利要求1所述比较器失调电压自校正电路，其特征在于：把比较器的实际参考电压校正到接近Vcal，并达到一定的精度，Vcal不受比较器失调电压影响，是一个可设计和可控的量。7.一种比较器失调电压自校正电路，其特征在于：包括一多路选择器125，一失调数字调节放器180，一动态比较器159，一逐次逼近寄存器121、一模拟信号输入端口Vin、一校正信号输入端口Vcal、一参考信号输入端口Vr、一时钟端口CLK、一使能端口EN和一输出端口VOUT，模拟信号输入端口Vin，用于接收模拟信号；校正信号输入端口Vcal，用于接收校正信号；参考信号输入端口Vr，用于接收参考信号；时钟端口CLK，用于接收输入时钟信号；使能端口EN，用于启动校正过程；输出端口VOUT，用于输出比较结果；多路选择器125的1号选择端连接校正信号输入端口Vcal，2号选择端连接模拟信号输入端口Vin，输出端连接失调数字调节放器180的正相输入端VP；失调数字调节放器180的负相输入端VM连接参考信号输入端口Vr；失调数字调节放器180的正相输出端VOP连接动态比较器159正相输入端VP，失调数字调节放大器180的负相输出端VOM连接动态比较器159负相输入端VM，动态比较器159的输出端连接输出端口VOUT，逐次逼近寄存器121数字输出端D0、D1、D2、D3、D4、D5、D6、D7连接失调数字调节放大器180的数字输入端D0、D1、D2、D3、D4、D5、D6、D7，逐次逼近寄存器121的使能端EN连接使能端口EN，时钟端连接时钟输入端口，数据端Din连接动态比较器159的输出端；时钟输入端口CLK同时连接逐次逼近寄存器121时钟端CLK和接动态比较器159的时钟端CLK，所述失调数字调节放大器180的等效输入失调为其中c为常量，gm表示失调数字调节放大器180的跨导系数，R141表示电阻141的电阻值，R143表示电阻143的电阻值。8.如权利要求7所述比较器失调电压自校正电路，其特征在于：所述失调数字调节放大器180包括一差分对电路140，两个对称的负载电阻141、142，两个对称的失调调节电阻143、144，两个对称的电流镜145、146，两个对称的电流型数模转换器147、148，一个模拟信号输入端口VIN，一个参考信号输入端口VREF，正、反相输出端口VO+、VO-，数据输入端口D0、D1、D2、D...

【专利技术属性】
技术研发人员：胡蓉彬，王永禄，胡刚毅，蒋和全，张正平，陈光炳，付东兵，王育新，张磊，叶荣科，朱璨，高煜寒，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆;50