具有主设备和从设备的PLL系统技术方案

一种主锁相环设备可与包括从数控振荡器(sDCO)的一个或多个从设备相关联地操作，一个或多个数字PLL(DPLL)通道包括主数控振荡器(mDCO)。主同步定时器产生主定时脉冲，以从mDCO读取相位和频率信息。外设接口将读取的频率和相位信息发送到一个或多个从设备。同步接口发送主定时脉冲以同步sDCO中的副本同步定时器，所述副本同步定时器产生从定时脉冲，以供在更新在从设备处接收到的相位和频率信息时使用。

【技术实现步骤摘要】

本专利技术涉及精确定时的领域，并且尤其涉及在包括主PLL设备和一个或多个从设备的数字锁相环(PLL)系统中的准确相位和频率控制。
技术介绍
全球市场上对更高集成度的需求激发了对主要是PLL的高计数多通道同步设备的需要。不同应用需要不同数量的通道。使用具有多于所需数量的通道的设备通常是这种情况，其具有明显的成本劣势。在一个主设备和多个从设备上分配功能是一个选择，但它不能广泛使用，因为缺乏良好的同步，同步需要从每一个从设备到主设备的大量反馈连接时钟。一个现有技术解决方案使用高集成度多通道PLL设备，其可以管理通常超过10数量的通道的最高需求，以覆盖不需要这么多通道的应用。对于高硅和板面积的要求使得这个解决方案越来越缺少吸引力。另一现有技术解决方案利用具有少量PLL通道的设备以覆盖全部所需应用。这个解决方案的缺点是在各所用PLL设备中的适当同步和输出时钟对准的技术困难，以及每一设备中复杂数字PLL功能的开销，其常常等同于较高的价格。另一个解决方案构建具有全部所需可能的通道计数的多通道PLL设备的整个组合。这个解决方案的成本劣势是显而易见的。又一解决方案使用将区域密集和性能关键功能分散到从设备的主从概念。这个现有解决方案的问题是缺乏良好的同步方法，其假定使用类似于数控振荡器(NCO)的外部反馈概念，其中，频率和相位误差由自从设备到主设备的反馈时钟校正。结果，该设计过于复杂，使用主设备和从设备上管脚形式的过多资源以及其他从资源，例如输出分频器。还尝试了使用主设备对从设备的直接控制的主从概念，但这涉及严格的时序收敛要求，而该严格的时序收敛要求对于在多芯片或者甚至多管芯环境中实施是不切实际的或不可能的。
技术实现思路
本专利技术的实施例使得有可能产生使用一个主设备来准确控制多个从设备的频率和相位的灵活的多通道PLL，尤其是多通道数字锁相环(DPLL)。本专利技术的各实施例通过向现有技术主从概念提供新颖的同步方法而解决了多通道PLL设备的粒度问题。这允许支持基于“按需构建块”概念的灵活的架构，其中，复杂的功能通常以驻留在一个设备上的数字逻辑中实施，而频率合成引擎可位于在相同或不同封装结构中的多个从设备上，从而允许由主设备对从设备的精确和适当的控制，无需使用外部反馈。根据本专利技术，提供了一种主锁相环(PLL)设备，该主锁相环(PLL)设备可与包括从数控振荡器(sDCO)的一个或多个从设备相关联地操作，该主锁相环(PLL)设备包括：至少一个数字PLL(DPLL)通道，每一个数字PLL通道都包括主数控振荡器(mDCO)，该主数控振荡器(mDCO)比所述从数控振荡器具有更高的分辨率；主同步定时器，用于产生主定时脉冲，以允许从所述mDCO读取相位和频率信息；外设接口，用于将所述读取的频率和相位信息发送到所述一个或多个从设备；及主同步接口，用于发送所述主定时脉冲以同步所述sDCO中的副本同步定时器，所述副本同步定时器产生从定时脉冲，以供在更新在所述从设备接收的所述相位和频率信息时使用。优选地，主PLL设备是多通道设备，每一个通道都包括含mDCO的锁相环。在取决于应用产生可变数量的PLL通道时引起的同步挑战通过将频率合成功能中的核心数字锁相环DPLL功能分隔在各分开的设备中来解决。在大多数情况下，取决于所需PLL性能，频率合成功能的实施是模拟密集的，并且需要大管芯区域，同时DPLL功能通常可在可随着硅技术缩放的数字逻辑中实现。主要难题在于在实施DPLL功能的设备与负责频率合成的设备之间具有适当的通信。在不同应用中用于相似的功能分配的主从概念允许用最小的开销或不用开销来极为灵活地产生任意数量的PLL通道。在PLL环境中，能够接受所需数量的参考时钟的一个主设备可以控制多个从设备。取决于对通道粒度的应用要求，从设备可以在单一晶片或封装结构中具有一个、两个或多个通道。通过确保从设备对于来自主设备的选定参考的变化的适当的相位和频率响应来适当控制全部从设备的能力成为使用这种系统的能力的关键，良好的同步机制最关键。本专利技术的各实施例使用多通道PLL系统内的主设备与从设备之间的适当同步的方法，主设备包含参考采样数字化模块和诸DPLL模块，诸DPLL模块也就是相位/频率检测器、环路滤波器和数控振荡器(DCO)，从设备主要包含模拟加强的频率合成模块。主设备对从设备的频率和相位的控制使用串行接口完成，以使得在主设备与从设备之间的互连线数量最少。本专利技术的实施例允许在来自多个从设备的全部输出时钟中的良好对准，以及在选定输入参考时钟与任何从输出时钟之间的对准，而无需从从设备到主设备的任何物理反馈信号。为了实现所需对准，除了从设备的频率和相位控制所需的从主设备到从设备的串行接口连接以外，主设备将系统时钟和周期性同步信号Sync发送到每一个从设备。允许使用主从概念的同步机制是本专利技术的特点。本专利技术的一个方面是一种同步方法，该方法通过使用用于确定频率和相位更新的平均时间的主设备同步脉冲以及每一从设备中的确定将相位和频率应用于特定从设备的准确时间的同步脉冲来实现。当需要对电压和温度变化的极为准确的对准时，可以将来自每一个从设备的额外反馈信号传递到主设备，从而允许在全部从设备输出时钟中和在选定参考时钟与任何从设备输出时钟之间的非常准确的对准。同步方法可被应用于基于主从的多通道PLL，而不管该基于主从的多通道PLL包含在一个封装结构中，还是是使用针对主设备的一个封装结构和针对从设备的单个或多个封装结构来实现的。根据本专利技术的另一个方面，提供了一种控制一个或多个从设备的方法，该从设备包括通过主锁相环设备中的数控振荡器的输出控制的数控振荡器(DCO)，该方法包括：通过主同步定时器产生主设备中的定时脉冲；使所述副本同步定时器与从所述主设备接收的主定时脉冲同步；从所述数控振荡器的所述输出读取相位和频率信息；通过外设接口将所述相位和频率信息传送到所述一个或多个从设备；及基于由所述副本同步定时器产生的定时脉冲更新所述一个或多个从设备处的所述相位和频率信息。附图说明现在将通过参考附图仅示例性地详细说明本专利技术，在附图中：图1是多通道主设备的框图；图2是示出一系列从设备的框图；图3是要求到主设备的反馈以供维持准确的对准的多通道多PLL从设备的框图；及图4是从同步定时器的框图。具体实施方式如图1和2所示的，一种使用根据本专利技术的实施例的同步方法的多通道PLL，该多通道PLL包括主设备1和多个从设备18、19、20。主设备1的任务是接受多个参考时钟，并允许每一通道PLL跟踪任意参考时钟clk 0……clk R-1。每一个参考时钟都首先由相应的参考时钟采样模块2、3、4采样(数字化)。基于指定的参考时钟故障准则监控参考时钟的质量，指定的参考时钟故障准则是与应用相关的，以及使用参考时钟选择模块5为N个PLL通道6、7、8中每一个选择适当的参考。每一个PLL都由相位频率检测器10、环路滤波器11和主数控振荡器(mDCO)12组成。将与选定参考相关的相位信息与相位频率检测器10中的系统时钟进行比较，得到相位误差，在将该相位误差在被用作DCO 12的频率和相位控制字之前，使其通过低通环路滤波器11。系统时钟由系统时钟发生器模块15产生，系统时钟由系统时钟发生器模块15由来自外部晶体振荡器16的稳定时钟反馈。主本文档来自技高网...

【技术保护点】
一种主锁相环设备，所述主锁相环设备能与包括从数控振荡器(sDCO)的一个或多个从设备相关联地操作，所述主锁相环设备包括：至少一个数字PLL(DPLL)通道，每一数字PLL通道都包括主数控振荡器(mDCO)，所述主数控振荡器比所述从数控振荡器具有更高的分辨率；主同步定时器，所述主同步定时器用于产生主定时脉冲，以准许从所述mDCO读取相位和频率信息；外设接口，所述外设接口用于将所述读取的频率和相位信息发送到所述一个或多个从设备；以及主同步接口，所述主同步接口用于发送所述主定时脉冲以同步所述sDCO中的副本同步定时器，所述副本同步定时器产生从定时脉冲，以供在更新在所述从设备处接收的所述相位和频率信息时使用。

【技术特征摘要】
2015.04.08 US 62/144,5931.一种主锁相环设备，所述主锁相环设备能与包括从数控振荡器(sDCO)的一个或多个从设备相关联地操作，所述主锁相环设备包括：至少一个数字PLL(DPLL)通道，每一数字PLL通道都包括主数控振荡器(mDCO)，所述主数控振荡器比所述从数控振荡器具有更高的分辨率；主同步定时器，所述主同步定时器用于产生主定时脉冲，以准许从所述mDCO读取相位和频率信息；外设接口，所述外设接口用于将所述读取的频率和相位信息发送到所述一个或多个从设备；以及主同步接口，所述主同步接口用于发送所述主定时脉冲以同步所述sDCO中的副本同步定时器，所述副本同步定时器产生从定时脉冲，以供在更新在所述从设备处接收的所述相位和频率信息时使用。2.如权利要求1所述的主锁相环设备，其特征在于，所述外设接口是串行接口。3.如权利要求1或2所述的主锁相环设备，其特征在于，进一步包括多路复用器，所述多路复用器用于选择多个参考时钟中的一个，以供输入到所述PLL通道。4.如权利要求1至3中的任一项所述的主锁相环设备，其特征在于，包括多个所述DPLL通道。5.如权利要求4所述的主锁相环设备，其特征在于，所述DPLL通道中被指定为反馈校准通道的一个DPLL通道对来自所述从设备之一的反馈信号作出响应以实现对包括在所述选定的从设备中的sDCO的精细调整。6.如权利要求5所述的主锁相环设备，其特征在于，进一步包括延迟控制模块，所述延迟控制模块对所述反馈信号作出响应以更新所述主设备中的其他PLL通道的mDCO。7.如权利要求6所述的主锁相环设备，其特征在于，进一步包括多路复用器，所述多路复用器对供输入到所述反馈校准通道的用于选择所述一个从设备的选择信号作出响应。8.如权利要求7所述的主锁相环设备，其特征在于，所述多路复用器被配置为以时分复用方式依次选择所述从设备。9.如权利要求7所述的主锁相环PLL设备，其特征在于，进一步包括通用输入/输出(GPIO)控制器，所述通用输入/输出(GPIO)控制器可操作以将所述选择信号发送到所述多路复用器。10.如权利要求1至9中的任一项所述的主锁相环设备，其特征在于，所述同步定时器产生所述脉冲，所述脉冲对于保证一个或多个所述从设备的...

【专利技术属性】
技术研发人员：K·米特里科，S·米利耶维奇，王文宝，G·鲁萨内纽，
申请(专利权)人：美高森美半导体无限责任公司，
类型：发明
国别省市：加拿大;CA