基于全固态半导体存储器阵列的雷达数字信号处理装置制造方法及图纸

本发明专利技术公开了一种基于全固态半导体存储器阵列的雷达数字信号处理装置，包括：SoC芯片、AXI总线、PCIe控制器、全固态半导体存储器阵列控制器、SRIO控制器和主控计算机(PC)；PC获取控制指令和雷达回波；PCIe控制器接收控制指令并进行解析；SoC芯片接收并执行解析后的控制指令，然后给PC反馈工作状态；全固态半导体存储器阵列控制器获得编码后的雷达回波，并对编码后的雷达回波进行解码，得到雷达回波；全固态半导体存储器阵列控制器获取自身和所述阵列控制器各自工作状态，并使SoC芯片给PC反馈所述存储器和所述存储器阵列控制器各自工作状态；SRIO控制器获取控制指令和编码后的雷达回波，并使SoC芯片进行解析与执行，然后给PCIe控制器反馈当前SRIO控制器工作状态。

【技术实现步骤摘要】

本专利技术属于全固态存储器
，特别涉及一种基于全固态半导体存储器阵列的雷达数字信号处理装置，适用于全固态存储器中数字信号的播放、导入或导出。
技术介绍
高速数据记录和可控播放技术是国内外众多领域里的关键技术之一，用于探测、侦查、监视、装备测试、外场调试等。工程中，通常需要将高速原始数字信号数据流记录下来以便后期进行故障诊断、场景复查和数据存档等工作；而实际工程应用环境往往具有大温差、多粉尘、强震荡等恶劣条件。因此，强实时、大容量、高密度、高可靠的数字化采集播放设备成为研发热点。目前的商用高速存储设备主要有自动磁带柜和硬盘阵列(Redundant Arrays of Independent Disks，RAID)，如目前最先进的欧洲核子研究中心计算机中心为大型强子对撞机(LHC)采用已经完全自动化处理的磁带柜存储，当把磁带柜存储在拱顶中时，机器人的机械臂会使磁带在存储器层和磁带驱动器之间移动；磁带柜存储具有极高的容量价格比，并具有超高速、大容量和低价等众多优势，是固定基地高速大容量存储的理想选择；当然缺点也非常明显，磁带柜存储的架构复杂、结构松散、温度适用范围窄、抗震性差、不耐粉尘且占地面积大。相比于此，固态存储器具有结构紧凑、环境适应能力强的优点，目前市面商用的固态硬盘(SSD)属于固态存储器产品；但是目前的商用固态硬盘(SSD)产品容量小、速度低、集成性差，不能满足高速实时信号处理器的存储和播放需求，而开发基于半导体固态存储的专用存储器具有五个技术难点：(一)设计高密度大容量的半导体存储器阵列控制器；(二)为了延长存储器的无故障时间，对基于半导体固态存储的专用存储器上所有存储半导体的负载均衡控制是至关重要和困难的；(三)在基于半导体固态存储的专用存储器中，对数据的存储和读取速度，以及数据准确性的要求尤为重要，因此需要通过多项技术保证无差错地高速操作；(四)与基于半导体固态存储的专用存储器主机之间的PCIe控制和高速数据通信；(五)与机箱内的其他设备板卡(如AD采集板卡，信号处理板卡，这些设备板卡通过VPX总线背板形成电气连接)之间的高速数据接口作为数据入口和数据出口。
技术实现思路
针对以上现有技术存在的不足，本专利技术的目的在于提出一种基于全固态半导体存储器阵列的雷达数字信号处理装置，该种基于全固态半导体存储器阵列的雷达数字信号处理装置能够克服现有存储技术存在的高带宽记录与播放、高密度存储、嵌入VPX加固设备和特殊环境中进行使用的难题，同时也是一种基于全固态半导体存储的、高可靠、高密度、高速度的专用存储播放一体化装置。为达到上述技术目的，本专利技术采用如下技术方案予以实现。一种基于全固态半导体存储器阵列的雷达数字信号处理装置，包括：高密度全固态半导体存储器阵列存储板和主控计算机；所述高密度全固态半导体存储器阵列存储板包括FPGA和全固态半导体存储器阵列；所述FPGA包括：嵌入式软核处理器、AXI总线、PCIe控制器、全固态半导体存储器阵列控制器和SRIO控制器；所述主控计算机包含一个双向端口，所述嵌入式软核处理器包含一个双向端口，所述AXI总线包含四个双向端口，所述PCIe控制器包含两个双向端口，所述全固态半导体存储器阵列控制器包含四个双向端口，所述SRIO控制器包含两个双向端口，所述全固态半导体存储器阵列包含一个双向端口；主控计算机通过PCIe总线双向电连接PCIe控制器的一个双向端口，AXI总线的四个双向端口分别电连接嵌入式软核处理器的双向端口、PCIe控制器的另一个双向端口、全固态半导体存储器阵列控制器的一个双向端口、SRIO控制器的一个双向端口；全固态半导体存储器阵列控制器的另外三个双向端口分别电连接PCIe控制器的剩余一个双向端口、全固态半导体存储器阵列的双向端口、SRIO控制器的另一个双向端口；所述主控计算机用于获取控制指令和雷达回波，并通过PCIe总线将所述控制指令和雷达回波发送至PCIe控制器；所述控制指令包括存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令；所述PCIe控制器用于接收控制指令和雷达回波，并对接收到的控制指令进行解析，然后通过AXI总线将解析后的控制指令发送至嵌入式软核处理器；嵌入式软核处理器用于接收并执行解析后的控制指令，然后通过PCIe控制器给主控计算机反馈工作状态；将解析后的控制指令发送至全固态半导体存储器阵列控制器；同时所述PCIe控制器将雷达回波进行打包，并按照PCIe协议与主控计算机进行通信；所述工作状态为解析后的控制指令开始执行、正在执行或执行完毕；所述全固态半导体存储器阵列控制器用于获取解析后的控制指令和雷达回波，并对雷达回波进行编码，获得编码后的雷达回波，并通过Nand IO接口将编码后的雷达回波发送
至全固态半导体存储器阵列进行存储；全固态半导体存储器阵列将存储的编码后的雷达回波发送至全固态半导体存储器阵列控制器进行解码，得到雷达回波，并将雷达回波发送至主控计算机；全固态半导体存储器阵列控制器根据解析后的控制指令获取全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，并将全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态发送至嵌入式软核处理器，嵌入式软核处理器用于接收并打包全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，然后通过PCIe控制器给主控计算机反馈全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态；同时将编码后的雷达回波发送至SRIO控制器；所述SRIO控制器用于获取控制指令和编码后的雷达回波，并将获得的控制指令发送至嵌入式软核处理器进行解析与执行，然后通过AXI总线给PCIe控制器反馈当前SRIO控制器的工作状态；同时将编码后的雷达回波通过SRIO链路发送至外接设备进行半实物仿真或雷达信号处理。本专利技术的有益效果：本专利技术采用现场可编程门阵列(Field Programmable Gate Array,FPGA)作为本专利技术的主要实现平台，采用PCIe总线控制器与主控计算机通信，采用SRIO高速数据链路与外围设备通信，实现了在系统管理控制下，对大容量高密度的固态存储器阵列进行高速记录、可控播放、数据管理和维护管理功能。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细说明。图1为本专利技术装置的结构示意图；图2为全固态半导体存储器阵列控制器的模块结构图；图3为PCIe总线控制器的结构示意图；图4为SRIO控制器模块的结构示意图；图5为存储板上位机界面图；图6为存储板记录子界面图；图7为存储板回放子界面图；图8为存储板导出子界面图；图9为存储板导入子界面图。具体实施方式参照图1，为本专利技术装置的结构示意图；本专利技术的一种基于全固态半导体存储器阵列的雷达数字信号处理装置中包含的全部功能分别在主控计算机和FPGA中实现，所述基于全固态半导体存储器阵列的数字信号专用装置，包括：高密度全固态半导体存储器阵列存储板和主控计算机；所述高密度全固态半导体存储器阵列存储板包括FPGA和全固态半导体存储器阵列；所述FPGA包括：嵌入式软核处理器、AXI总线、PCIe控制器、全固态半导体存储器阵列控制器和SRIO控制器；所述主控计算机包含一个双向端口，所述嵌入式软核处理器包含一个双本文档来自技高网...

【技术保护点】
一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，包括：高密度全固态半导体存储器阵列存储板和主控计算机；所述高密度全固态半导体存储器阵列存储板包括FPGA和全固态半导体存储器阵列；所述FPGA包括：嵌入式软核处理器、AXI总线、PCIe控制器、全固态半导体存储器阵列控制器和SRIO控制器；所述主控计算机包含一个双向端口，所述嵌入式软核处理器包含一个双向端口，所述AXI总线包含四个双向端口，所述PCIe控制器包含两个双向端口，所述全固态半导体存储器阵列控制器包含四个双向端口，所述SRIO控制器包含两个双向端口，所述全固态半导体存储器阵列包含一个双向端口；主控计算机通过PCIe总线双向电连接PCIe控制器的一个双向端口，AXI总线的四个双向端口分别电连接嵌入式软核处理器的双向端口、PCIe控制器的另一个双向端口、全固态半导体存储器阵列控制器的一个双向端口、SRIO控制器的一个双向端口；全固态半导体存储器阵列控制器的另外三个双向端口分别电连接PCIe控制器的剩余一个双向端口、全固态半导体存储器阵列的双向端口、SRIO控制器的另一个双向端口；所述主控计算机用于获取控制指令和雷达回波，并通过PCIe总线将所述控制指令和雷达回波发送至PCIe控制器；所述控制指令包括存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令；所述PCIe控制器用于接收控制指令和雷达回波，并对接收到的控制指令进行解析，然后通过AXI总线将解析后的控制指令发送至嵌入式软核处理器；嵌入式软核处理器用于接收并执行解析后的控制指令，然后通过PCIe控制器给主控计算机反馈工作状态；将解析后的控制指令发送至全固态半导体存储器阵列控制器；同时所述PCIe控制器将雷达回波进行打包，并按照PCIe协议与主控计算机进行通信；所述工作状态为解析后的控制指令开始执行、正在执行或执行完毕；所述全固态半导体存储器阵列控制器用于获取解析后的控制指令和雷达回波，并对雷达回波进行编码，获得编码后的雷达回波，并将编码后的雷达回波发送至全固态半导体存储器阵列进行存储；全固态半导体存储器阵列将存储的编码后的雷达回波发送至全固态半导体存储器阵列控制器进行解码，得到雷达回波，并将雷达回波发送至主控计算机；全固态半导体存储器阵列控制器根据解析后的控制指令获取全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，并将全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态发送至嵌入式软核处理器，嵌入式软核处理器用于接收并打包全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，然后通过PCIe控制器给主控计算机反馈全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态；同时将编码后的雷达回波发送至SRIO控制器；所述SRIO控制器用于获取控制指令和编码后的雷达回波，并将获得的控制指令发送至嵌入式软核处理器进行解析与执行，然后通过AXI总线给PCIe控制器反馈当前SRIO控制器的工作状态；同时将编码后的雷达回波通过SRIO链路发送至外接设备进行半实物仿真或雷达信号处理。...

【技术特征摘要】
1.一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，包括：高密度全固态半导体存储器阵列存储板和主控计算机；所述高密度全固态半导体存储器阵列存储板包括FPGA和全固态半导体存储器阵列；所述FPGA包括：嵌入式软核处理器、AXI总线、PCIe控制器、全固态半导体存储器阵列控制器和SRIO控制器；所述主控计算机包含一个双向端口，所述嵌入式软核处理器包含一个双向端口，所述AXI总线包含四个双向端口，所述PCIe控制器包含两个双向端口，所述全固态半导体存储器阵列控制器包含四个双向端口，所述SRIO控制器包含两个双向端口，所述全固态半导体存储器阵列包含一个双向端口；主控计算机通过PCIe总线双向电连接PCIe控制器的一个双向端口，AXI总线的四个双向端口分别电连接嵌入式软核处理器的双向端口、PCIe控制器的另一个双向端口、全固态半导体存储器阵列控制器的一个双向端口、SRIO控制器的一个双向端口；全固态半导体存储器阵列控制器的另外三个双向端口分别电连接PCIe控制器的剩余一个双向端口、全固态半导体存储器阵列的双向端口、SRIO控制器的另一个双向端口；所述主控计算机用于获取控制指令和雷达回波，并通过PCIe总线将所述控制指令和雷达回波发送至PCIe控制器；所述控制指令包括存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令；所述PCIe控制器用于接收控制指令和雷达回波，并对接收到的控制指令进行解析，然后通过AXI总线将解析后的控制指令发送至嵌入式软核处理器；嵌入式软核处理器用于接收并执行解析后的控制指令，然后通过PCIe控制器给主控计算机反馈工作状态；将解析后的控制指令发送至全固态半导体存储器阵列控制器；同时所述PCIe控制器将雷达回波进行打包，并按照PCIe协议与主控计算机进行通信；所述工作状态为解析后的控制指令开始执行、正在执行或执行完毕；所述全固态半导体存储器阵列控制器用于获取解析后的控制指令和雷达回波，并对雷达回波进行编码，获得编码后的雷达回波，并将编码后的雷达回波发送至全固态半导体存储器阵列进行存储；全固态半导体存储器阵列将存储的编码后的雷达回波发送至全固态半导体存储器阵列控制器进行解码，得到雷达回波，并将雷达回波发送至主控计算机；全固态半导体存储器阵列控制器根据解析后的控制指令获取全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，并将全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态发送至嵌入式软核处理器，嵌入式软核处理器用于接收并打包全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，然后通过
\tPCIe控制器给主控计算机反馈全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态；同时将编码后的雷达回波发送至SRIO控制器；所述SRIO控制器用于获取控制指令和编码后的雷达回波，并将获得的控制指令发送至嵌入式软核处理器进行解析与执行，然后通过AXI总线给PCIe控制器反馈当前SRIO控制器的工作状态；同时将编码后的雷达回波通过SRIO链路发送至外接设备进行半实物仿真或雷达信号处理。2.如权利要求1所述的一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，所述全固态半导体存储器阵列控制器的模块结构包括全固态半导体存储器阵列存储器、用户逻辑、基础设施和状态采集单元：所述全固态半导体存储器阵列存储器包括：存储控制器、用户逻辑层、基础设施、状态采集单元；所述存储控制器包括：物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元；所述物理层与所述介质接口层连接，所述介质接口层与所述存储器命令层连接，所述存储器命令层与所述存储链路层连接，所述存储链路层与所述用户应用逻辑层连接；所述用户逻辑包含四个端口，分别连接所述用户应用逻辑层、所述存储器维护和配置单元、所述基础设施和所述状态采集单元。3.如权利要求2所述的一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，所述物理层用于接收解析后的控制指令和雷达回波，所述解析后的控制指令包括存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令，并获取双倍速率同步时序接口模型物理层数据流、单倍速率异步时序接口模型物理层数据流或解析后的重组数据流，并对雷达回波进行数据边沿同步、延迟调整、时序调整或扇出，得到操作时序，然后发送至Nand Flash存储器阵列中；同时物理层还用于从Nand Flash存储器阵列接收时序数据流，然后依次经过缓存同步、时序调整、延迟调整、时钟重建、数据重采样或数据对齐操作，得到双倍速率同步时序接口模型物理层数据流或单倍速率异步时序接口模型物理层数据流，并发送至介质接口层；所述介质接口层用于接收物理层发送过来的双倍速率同步时序接口模型物理层数据流或单倍速率异步时序接口模型物理层数据流，以及获取存储命令层发送过来的分解后的Nand Flash操作数据流，并按照双倍速率同步时序接口模型物理层数据流或单倍速率异步时序接口模型依次进行解析操作和重组数据流，得到解析后的重组数据流，然后将所述解析后的重组数据流发送至物理层；同时介质接口层用于接收物理层发送过来的双倍速率同步时序接口模型物理层数据流、单倍速率异步时序接口模型物理层数据流或解析后的重组
\t数据流，并依次进行解析和重构，得到Nand Flash操作数据流，然...

【专利技术属性】
技术研发人员：苏涛，徐杰，仲鸣，张辉，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61