本发明专利技术提供了一种3D全局像素单元及其制备方法，包括在第一硅衬底层上制作的感光区域和在第二硅衬底层上制作的8T信号存储与读出电路区域；感光区域和8T信号存储与读出电路区域竖直方向上排布；通过通孔的连接来实现感光区域与8T信号存储与读出电路区域的互连；通过第一开关管和第二开关管按照一定的时序，将复位开关与传输管分别存储于第一存储节点和第二存储节点上，最终实现将曝光时间内获取的信号电压存储于像素单元内一段时间再读出，从而实现整个像素单元阵列的全局快门曝光；本发明专利技术实现了读出电路与感光二极管的垂直互连；不仅提高外界与感光二极管的光通路，改善信号存储电容的光隔离度，还减小像素单元所占用的芯片面积。
【技术实现步骤摘要】
本专利技术涉及半导体图像感测
，具体涉及一种3D全局像素单元及其制备方法。
技术介绍
传统的全局快门像素技术主要用于CCD图像传感器。由于CMOS图像传感器的不断普及，且由于机器视觉、电影制作、工业、汽车和扫描应用要求必须以高图像品质捕捉快速移动的物体，各大图像传感器厂商已经致力于克服在CMOS图像传感器上使用全局快门像素技术的相关传统障碍。在这种努力下，所提供的全局快门像素技术具有更小的像素尺寸、更大的填充系数、更低的暗电流和更低的噪声，使得CMOS图像传感器在更多应用中成为CCD传感器的可行替代方案。常规的CMOS图像传感器的全局快门像素单元中，感光二极管和信号存储及读出电路单元器件均做在同一平面内。存储单元需要占用较大的面积来制作存储信号的电容，因此全局像元的面积始终难以减小，填充系数始终较小。并且，感光单元、存储电容和读出电路三者之间容易互相干扰。
技术实现思路
为了克服以上问题，本专利技术旨在提供一种3D结构的全局快门像素单元及其制备方法，采用背照工艺和3D结构，在不同层面制作立体单元结构，可以实现信号读出电路与感光二极管的垂直互连。为了达到上述目的，3D全局像素单元，至少包括两部分：位于第一硅衬底层(02)的感光区域和位于第二硅衬底层(10)的8T信号存储与读出电路区域；所述8T信号存储与读出电路区域具有8T信号存储与读出电路；其特征在于，所述感光区域与所述8T信号存储与读出电路区域在竖直方向上排布；其中，所述感光区域设置于第一硅衬底层(02)上，其包括：所述第一硅衬底层(02)背面从上往下次设置的感光二极管(01)、抗反射涂层(04)、色彩过滤层(05)和微透镜(06)，并且在所述感光二极管(01)两侧设置有填充有电介质的隔离沟槽(03)；所述8T信号存储与读出电路区域设置于第二硅衬底层(10)上，其包括：所述第二硅衬底层(10)背面从上往下依次设置的：第二电介质层(09)、光遮挡层(08)、以及第一电介质层(07)；所述第二硅衬底层(10)的正面从下向上依次为：8T信号存储与读出电路(14)、位于所述8T信号存储与读出电路(14)上方的第三电介质层(15)以及位于第三电介质层(15)上方的金属层(M)；其中，所述感光二极管(01)与所述8T信号存储与读出电路(14)之间通过通孔(12)相连，所述通孔(12)的一端连接所述感光二极管(01)，所述通孔(12)穿过所述第一电介质层(07)、所述光遮挡层(08)、所述第二电介质层(09)和所述第二硅衬底层(10)，使得所述通孔(12)的另一端连接所述8T信号存储与读出电路(14)，并且，所述通孔(12)的侧壁具有第四电介质层(13)；所述第三电介质层(15)用于所述8T信号存储与读出电路(14)与所述金属层(M)之间的隔离；所述第三电介质层(15)中具有接触孔(CT)；所述信号存储与读出电路(14)通过接触孔(CT)与所述金属层(M)实现互连；其中，所述8T信号存储与读出电路包括：复位开关、传输管、第一源跟随器、预充电管、第一开关管、第二开关管、第一存储节点、第二存储节点、第二源跟随器、行选择器；所述复位开关的漏极接复位电压、栅极接像素输入端、源极接传输管的源极，传输管的漏极与感光二极管的阴极相连、传输管的栅极与像素单元输入端相连；第一源跟随器的漏极接VDD，第一源跟随器的源极与预充电管的漏极相连，预充电管的源极接地、预充电管的栅极接像素输入端；第一源跟随器的源极以及预充电管的漏极与第一开关管的漏极相连，第一开关管的源极为第一存储节点，第一开关管的栅极接像素输入端；第一存储节点与第二开关管的漏极相连，第二开关管的栅极接像素输入端，第二开关管的源极为第二存储节点，第二存储节点与第二源跟随器的栅极相连；第二源跟随器的漏极与VDD相连，第二源跟随器的源极与行选择器的漏极相连；行选择器的栅极为像素单元输入端，行选择器的源极作为整个所述像素单元的输出端。优选地，所述第一电介质层和所述第二电介质层的材料均为绝缘材料。优选地，所述第一电介质层和所述第二电介质层的材料为氧化硅。优选地，所述硅衬底的材料为单晶硅。为了达到上述目的，本专利技术提供了一种权利要求1所述的3D全局像素单元的制备方法，其包括：步骤01：在所述第一硅衬底层正面依次沉积所述第一电介质层、所述光遮
挡层、所述第二电介质层和所述第二硅衬底层；步骤02：在所述第二硅衬底层、所述第二电介质层、所述光遮挡层、所述第一电介质层和第一硅衬底层中形成所述通孔，所述通孔的底部插入所述第一硅衬底层中；步骤03：在所述通孔侧壁形成所述第四电介质层，并且在所述通孔内填充金属；步骤04：在所述第二硅衬底层正面制备所述8T信号存储与读出电路；步骤05：在完成所述步骤04的所述第二硅衬底层正面形成所述第三电介质层；步骤06：在所述第三电介质层中制备出所述接触孔，并且在所述接触孔表面和所述第三电介质层表面形成所述金属层；步骤07：减薄所述第一硅衬底层背面；步骤08：在所述第一硅衬底层背面中形成所述感光二极管，以及位于所述感光二极管周围的隔离沟槽，并且在所述隔离沟槽内填充电介质；其中，所述感光二极管与所述通孔相连；步骤09：在所述隔离沟槽表面和所述感光二极管表面依次形成抗反射层、所述色彩过滤层和所述微透镜；其中，所述8T信号存储与读出电路包括：复位开关、传输管、第一源跟随器、预充电管、第一开关管、第二开关管、第一存储节点、第二存储节点、第二源跟随器、行选择器；所述复位开关的漏极接复位电压、栅极接像素输入端、源极接传输管的源极，传输管的漏极与感光二极管的阴极相连、传输管的栅极与像素单元输入端相连；第一源跟随器的漏极接VDD，第一源跟随器的源极与预充电管的漏极相连，预充电管的源极接地、预充电管的栅极接像素输入端；第一源跟随器的源极以及预充电管的漏极与第一开关管的漏极相连，第一开关管的源极为第一存储节点，第一开关管的栅极接像素输入端；第一存储节点与第二开关管的漏极相连，第二开关管的栅极接像素输入端，第二开关管的源极为第二存储节点，第二存储节点与第二源跟随器的栅极相连；第二源跟随器的漏极与VDD相连，第二源跟随器的源极与行选择器的漏极相连；行选择器的栅极为像素单元输入端，行选择器的源极作为整个所述像素单元的输出端。优选地，所述步骤01中，所述第一电介质层和所述第二电介质层的制备均采用热氧化工艺。优选地，所述步骤01中，所述光遮挡层的制备采用大马士革工艺。优选地，所述步骤03具体包括：步骤031：在所述通孔底部和侧壁、以及所述第二硅衬底层表面沉积所述第四电介质层；步骤032：采用光刻和刻蚀工艺，刻蚀去除所述通孔底部和所述第二硅衬底层表面的所述第四电介质层，保留所述通孔侧壁的所述第四电介质层；步骤033：在所述通孔内依次电镀种子层和填充金属。根据权利要求5所述的制备方法，其特征在于，所述步骤09中，在完成步骤08的第一硅衬底层背面和隔离沟槽表面涂覆或淀积抗反射层。本专利技术的3D结构的全局像素单元及其制备方法，通过第一开关管和第二开关管按照一定的时序，将复位开关与传输管分别存储于第一存储节点和第二存储节点上，最终实现将曝光时间内获取的信号电压存储于像素单元内一段时间再读出，从而实现整个像素单元阵列的全局快门曝光；通过采用背本文档来自技高网...
【技术保护点】
一种3D全局像素单元，至少包括两部分：位于第一硅衬底层(02)的感光区域和位于第二硅衬底层(10)的8T信号存储与读出电路区域；所述8T信号存储与读出电路区域具有8T信号存储与读出电路；其特征在于，所述感光区域与所述8T信号存储与读出电路区域在竖直方向上排布；其中，所述感光区域设置于第一硅衬底层(02)上，其包括：所述第一硅衬底层(02)背面从上往下次设置的感光二极管(01)、抗反射涂层(04)、色彩过滤层(05)和微透镜(06)，并且在所述感光二极管(01)两侧设置有填充有电介质的隔离沟槽(03)；所述8T信号存储与读出电路区域设置于第二硅衬底层(10)上，其包括：所述第二硅衬底层(10)背面从上往下依次设置的：第二电介质层(09)、光遮挡层(08)以及第一电介质层(07)；所述第二硅衬底层(10)的正面从下向上依次为：8T信号存储与读出电路(14)、位于所述8T信号存储与读出电路(14)上方的第三电介质层(15)以及位于第三电介质层(15)上方的金属层(M)；其中，所述感光二极管(01)与所述8T信号存储与读出电路(14)之间通过通孔(12)相连，所述通孔(12)的一端连接所述感光二极管(01)，所述通孔(12)穿过所述第一电介质层(07)、所述光遮挡层(08)、所述第二电介质层(09)和所述第二硅衬底层(10)，使得所述通孔(12)的另一端连接所述8T信号存储与读出电路(14)，并且，所述通孔(12)的侧壁具有第四电介质层(13)；所述第三电介质层(15)用于所述8T信号存储与读出电路(14)与所述金属层(M)之间的隔离；所述第三电介质层(15)中具有接触孔(CT)；所述信号存储与读出电路(14)通过接触孔(CT)与所述金属层(M)实现互连；其中，所述8T信号存储与读出电路包括：复位开关、传输管、第一源跟随器、预充电管、第一开关管、第二开关管、第一存储节点、第二存储节点、第二源跟随器、行选择器；所述复位开关的漏极接复位电压、栅极接像素输入端、源极接传输管的源极，传输管的漏极与感光二极管的阴极相连、传输管的栅极与像素单元输入端相连；第一源跟随器的漏极接VDD，第一源跟随器的源极与预充电管的漏极相连，预充电管的源极接地、预充电管的栅极接像素输入端；第一源跟随器的源极以及预充电管的漏极与第一开关管的漏极相连，第一开关管的源极为第一存储节点，第一开关管的栅极接像素输入端；第一存储节点与第二开关管的漏极相连，第二开关管的栅极接像素输入端，第二开关管的源极为第二存储节点，第二存储节点与第二源跟随器的栅极相连；第二源跟随器的漏极与VDD相连，第二源跟随器的源极与行选择器的漏极相连；行选择器的栅极为像素单元输入端，行选择器的源极作为整个所述像素单元的输出端。...
【技术特征摘要】
1.一种3D全局像素单元，至少包括两部分：位于第一硅衬底层(02)的感光区域和位于第二硅衬底层(10)的8T信号存储与读出电路区域；所述8T信号存储与读出电路区域具有8T信号存储与读出电路；其特征在于，所述感光区域与所述8T信号存储与读出电路区域在竖直方向上排布；其中，所述感光区域设置于第一硅衬底层(02)上，其包括：所述第一硅衬底层(02)背面从上往下次设置的感光二极管(01)、抗反射涂层(04)、色彩过滤层(05)和微透镜(06)，并且在所述感光二极管(01)两侧设置有填充有电介质的隔离沟槽(03)；所述8T信号存储与读出电路区域设置于第二硅衬底层(10)上，其包括：所述第二硅衬底层(10)背面从上往下依次设置的：第二电介质层(09)、光遮挡层(08)以及第一电介质层(07)；所述第二硅衬底层(10)的正面从下向上依次为：8T信号存储与读出电路(14)、位于所述8T信号存储与读出电路(14)上方的第三电介质层(15)以及位于第三电介质层(15)上方的金属层(M)；其中，所述感光二极管(01)与所述8T信号存储与读出电路(14)之间通过通孔(12)相连，所述通孔(12)的一端连接所述感光二极管(01)，所述通孔(12)穿过所述第一电介质层(07)、所述光遮挡层(08)、所述第二电介质层(09)和所述第二硅衬底层(10)，使得所述通孔(12)的另一端连接所述8T信号存储与读出电路(14)，并且，所述通孔(12)的侧壁具有第四电介质层(13)；所述第三电介质层(15)用于所述8T信号存储与读出电路(14)与所述金属层(M)之间的隔离；所述第三电介质层(15)中具有接触孔(CT)；所述信号存储与读出电路(14)通过接触孔(CT)与所述金属层(M)实现互连；其中，所述8T信号存储与读出电路包括：复位开关、传输管、第一源跟随器、预充电管、第一开关管、第二开关管、第一存储节点、第二存储节点、第二源跟随器、行选择器；所述复位开关的漏极接复位电压、栅极接像素输入端、源极接传输管的源极，传输管的漏极与感光二极管的阴极相连、传输管的栅极与像素单元输入端相连；第一源跟随器的漏极接VDD，第一源跟随器的源极与预充电管的漏极相连，预充电管的源极接地、预充电管的栅极接像素输入端；第一源跟随器的源极以及预充电管的漏极与第一开关管的漏极相连，第一开关管的源极为第一存储节点，第一开关管的栅极接像素输入端；第一存储节点与第二开关管的漏极相连，第二开关管的栅极接像素输入端，第二开关管的源极为第
\t二存储节点，第二存储节点与第二源跟随器的栅极相连；第二源跟随器的漏极与VDD相连，第二源跟随器的源极与行选择器的漏极相连；行选择器的栅极为像素单元输入端，行选择器的源极作为整个所述像素单元的输出端。2.根据权利要求1所述的3D全局像素单元，其特征在于，所述第一电介质层和所述第二电介质层的材料均为绝缘材料。3.根据权利要求2所述的3D全局像素单元，其特征在于，所述第一电介质层和所述第二电介质层的材料...
【专利技术属性】
技术研发人员：赵宇航，
申请(专利权)人：上海集成电路研发中心有限公司，成都微光集电科技有限公司，
类型：发明
国别省市：上海;31
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