一种基于模型替换的FPGA中blackbox的等效性检查方法技术

本发明专利技术属于一种电子硬件测试方法，具体涉及一种基于模型替换的FPGA中blackbox的等效性检查方法。它包括，使用逻辑等效性检查工具formalpro比对FPGA程序原始设计和综合后网表中逻辑的一致性，找到模型结构发生变化的blackbox器件；分析网表中不匹配blackbox器件的端口连接关系，计算其中的未连接端口连线和常置0或1的无效端口连线个数；将网表中多个blackbox器件合并成与原始设计中一致的单个blackbox器件，端口位数与原设计一致；删除网表中模型替换后器件的多余端口连线；修改网表中器件端口名称，与原始设计保持一致。其优点是：建立与设计代码端口名称一致的模型，使逻辑等效性检查工具通过器件端口名称自动完成匹配，有效提高逻辑等效性检查的效率。

【技术实现步骤摘要】

本专利技术属于一种电子硬件测试方法，具体涉及一种模型替换和blackbox(黑盒)的一种应用于FPGA(Field Programmable Gate Array，现场可编程门阵列)的逻辑等效性检查方法。
技术介绍
逻辑等效性检查逐渐被广泛应用于FPGA的验证中，在等效性检查过程中，先要对所有检查点进行匹配，再对匹配点进行逻辑等效性检查。随着设计规模的增加以及IP核的大量使用，匹配过程变得越来越复杂。在进行逻辑等效性检查时，原设计中通过IP核生成的器件当作blackbox处理，由于综合方式的不同，匹配时会产生很多不匹配项，需要对所有不匹配点进行匹配，耗费大量时间。采取模型替换的方法，可以在不改变有效端口连线的情况下，删除未连接和无效的端口连线，建立与设计代码中IP核生成器件端口名称、端口位宽一致的模型，使逻辑等效性检查工具通过器件端口名称自动完成匹配，有效提高逻辑等效性检查的效率。同时不影响FPGA逻辑等效性检查的正确性。
技术实现思路
本专利技术的目的是提供一种基于模型替换的FPGA中blackbox的等效性检查方法，它能够解决FPGA做逻辑等效性检查时blackbox器件(原设计中由IP核生成的ram，fifio等)端口匹配繁琐的问题。本专利技术是这样实现的，一种基于模型替换的FPGA中blackbox的等效性检查方法，它包括以下步骤：步骤1：使用逻辑等效性检查工具formalpro比对FPGA程序原始设计和
综合后网表中逻辑的一致性，找到模型结构发生变化的blackbox器件，即端口不匹配的blackbox器件；步骤2：分析网表中不匹配blackbox器件的端口连接关系，计算其中的未连接端口连线和常置0或1的无效端口连线个数；步骤3：将网表中多个blackbox器件合并成与原始设计中一致的单个blackbox器件，端口位数与原设计一致；步骤4：删除网表中模型替换后器件的多余端口连线；步骤5：修改网表中器件端口名称，与原始设计保持一致。本专利技术的优点是，在进行逻辑等效性检查时，原设计中通过IP核生成的器件当作blackbox处理，并不对其内部进行检查，逻辑等效性检查工具只是将其端口匹配，对blackbox外部电路进行逻辑等效性检查，由于综合方式的不同，匹配时会产生很多不匹配项，需要对所有不匹配点进行匹配，耗费大量时间。采用本专利技术的模型替换方法进行检查，利用逻辑等效性检查工具根据名称自动匹配的特点，基于模型替换的方法修改网表中器件，在不改变有效端口连线的情况下，删除未连接和多余的端口连线，建立与设计代码端口名称一致的模型，使逻辑等效性检查工具通过器件端口名称自动完成匹配，有效提高逻辑等效性检查的效率。同时不影响FPGA逻辑等效性检查的正确性。具体实施方式下面结合实施例对本专利技术进行详细介绍：FPGA程序中设计了一个数据容量为100的ram，其中数据位的宽度为50位，地址位的宽度为7位，设计时ram通过调用Xilinx开发工具的IP核生成。使用综合工具XST综合后得到网表，将其转换为conformal形式的网表，以便用于逻辑等效性检查工具formalpro进行逻辑等效性检查。在综合后的网表中，原设计中的ram逻辑通过两个数据位宽度较小的ram
实现，网表中的两个ram数据位的宽度为36位，地址位的宽度为14位。由于综合前后ram模型结构发生变化，所以逻辑等效性检查工具formalpro不能将其自动匹配，从而不能进一步进行逻辑等效性检查。Formalpro的检查结果中，ram的时钟，使能，地址，数据端口作为不匹配项列出。采用本专利技术的技术方案可以快速的将综合前后模型结构不一致的blackbox端口进行匹配。本专利技术解决技术问题所采用的技术方案主要包含以下步骤：步骤1、使用逻辑等效性检查工具formalpro比对FPGA程序原始设计和综合后网表中逻辑的一致性，找到模型结构发生变化的blackbox器件，即端口不匹配的blackbox器件。在检查结果中，发现ram器件的模型结构发生变化，综合后网表中有两个ram而原设计中只有一个ram。由于ram数量不一致所以其端口不匹配，原始设计中ram有117个端口连线，网表中两个ram共有258个端口连线。步骤2、分析网表中不匹配blackbox器件的端口连接关系，计算其中的未连接端口和常置0或1的无效端口个数。在网表中ram器件采用xilinx器件库中X_RAMB16BWE器件，该器件数据位的宽度为36位，地址位的宽度为14位。逻辑等效性检查时将其做blackbox处理，不检查内部电路，只匹配端口和检查外部电路。原始设计中ram数据位宽度为50位，综合后在网表中生成ram数据位的宽度为36位，两个ram的数据位宽共有72位，这样就有22个数据位为未连接端口连线或无效端口连线。同样在原设计中ram地址位宽度为7位，综合后在网表中生成ram地址位的宽度为14位，这样ram地址端口就有7位未连接或无效。步骤3、将网表中多个blackbox器件合并成与原始设计中一致的单个blackbox器件，端口位数与原设计一致。将网表中两个X_RAMB16BWE器件合并为一个器件X_RAMB50BWE，其中X_RAMB50BWE为在网表中自定义的ram实体，可以没有具体的实体定义文件，因为逻辑等效性检查工具将其做blackbox处理，不检查内部电路，只匹配端口和检查外部电路。只要端口连线能够匹配，不影响blackbox外部电路的逻辑等效性比对结果。自定义ram器件名称命名为ram2，与原始设计中的ram的名称ram2保持一致，方便逻辑等效性检查工具实现器件端口自动匹配。步骤4、删除网表中模型替换后器件的多余端口连线。为了能够匹配综合前后的端口，删除在步骤2中分析出的网表中未连接或无效的端口连线，保留端口的有效连线。使得模型替换后的ram的时钟，使能，地址，数据端口位宽与原设计中一致，所有端口都进行了有效连接。此处共计删除未连接或无效的端口连线141项。步骤5、修改网表中器件端口名称，与原始设计保持一致。将网表中器件数据输入端口名DIA改为DINA，与原始设计中数据输入端口dina名称保持一致，方便等效性检查工具formalpro进行自动匹配。最后得到进行替换的ram模型，器件类型为自定义的X_RAMB50BWE，ram名称命名为ram2，写时钟端口为1位的CLKA，读时钟端口为1位的CLKB，写地址端口为7位的ADDRA，读地址端口为7位的ADDRB，写使能为1位的WEA，数据输入端口为50位的DINA，数据输出端口为50位的DOUTB，所有端口均进行了有效连接。原始设计中的ram器件为Xilinx的IP核生成的ram，ram名称命名为ram2，写时钟端口为1位的clka，读时钟端口为1位的clkb，写地址端口为7位的addra，读地址端口为7位的addrb，写使能为1位的wea，数据输入端口为50位的dina，数据输出端口为50位的doutb。综合前后ram的端口个数和端口位宽一致，模型结构已经相同，模型替
换前网表中端口的连接关系得到了保留，再次使用逻辑等效性检查工具foramlpro进行检查，所有端口均已匹配。采用本专利技术提供的检查方法后，当遇到设计中存在bla本文档来自技高网...

【技术保护点】
一种基于模型替换的FPGA中blackbox的等效性检查方法，其特征在于：它包括以下步骤：步骤1：使用逻辑等效性检查工具formalpro比对FPGA程序原始设计和综合后网表中逻辑的一致性，找到模型结构发生变化的blackbox器件，即端口不匹配的blackbox器件；步骤2：分析网表中不匹配blackbox器件的端口连接关系，计算其中的未连接端口连线和常置0或1的无效端口连线个数；步骤3：将网表中多个blackbox器件合并成与原始设计中一致的单个blackbox器件，端口位数与原设计一致；步骤4：删除网表中模型替换后器件的多余端口连线；步骤5：修改网表中器件端口名称，与原始设计保持一致。

【技术特征摘要】
1.一种基于模型替换的FPGA中blackbox的等效性检查方法，其特征在于：它包括以下步骤：步骤1：使用逻辑等效性检查工具formalpro比对FPGA程序原始设计和综合后网表中逻辑的一致性，找到模型结构发生变化的blackbox器件，即端口不匹配的blackbox器件；步骤2：分析网表中不匹配b...

【专利技术属性】
技术研发人员：王栋，宋悦，刘军，
申请(专利权)人：北京京航计算通讯研究所，
类型：发明
国别省市：北京;11