一种用于雷达信号处理的时序控制方法技术

本发明专利技术涉及一种用于雷达信号处理的时序控制方法，属于信号处理技术领域。通过对多个波位数据打包处理，数据在检测处理器、测高处理器以及通讯控制器中的传输过程按照本发明专利技术四个时序控制步骤来传输，有效降低了数据传输的拥堵度、复杂度和出错率，提高了数据的传输速率，大大增强了雷达处理数据的能力。处理信号时间短，保证雷达探测指示目标的准确性。方法操作简单，信号处理效果好。解决了现有技术采用在导前周期信号内仅处理一个波位数据的处理方法，当波位由长周期切换到短周期时，会出现数据丢失现象，致使信号处理时间长、处理结果出错，严重影响雷达指示目标准确性的问题。

【技术实现步骤摘要】
一种用于雷达信号处理的时序控制方法
本专利技术涉及一种用于雷达信号处理的时序控制方法，属于信号处理

技术介绍
数据处理是雷达信号处理的重要部分，关系到雷达信号传输能否做到低出错率、高传输速率，从而保证雷达探测目标的准确度。以往的数据处理方法一般是根据导前信号来处理，即在导前周期信号内处理一个波位的数据，由于波位数不同，不同波位的脉冲周期存在很大差异，因此，采用在导前周期信号内处理一个波位的数据的处理方法，当雷达切换波位由长周期切换到短周期时，会出现数据丢失现象，不仅信号处理时间长，还易造成雷达信号的处理结果出错，严重影响雷达指示目标的准确性。
技术实现思路
本专利技术的目的在于：提供一种可对多个波位的数据打包处理，信号处理时间短，降低数据传输出错率，提高数据传输速率，保证雷达探测指示目标准确性的用于雷达信号处理的时序控制方法；解决现有技术采用在导前周期信号内仅处理一个波位数据的处理方法，当波位由长周期切换到短周期时，会出现数据丢失现象，致使信号处理时间长、处理结果出错，严重影响雷达指示目标准确性的问题。本专利技术是通过如下的技术方案来实现上述目的的：一种用于雷达信号处理的时序控制方法，机件包括检测处理器、脉冲压缩器、测高处理器、通讯控制器；其特征在于：该用于雷达信号处理的时序控制方法是通过如下步骤实现的：步骤一、通过FPGA对多个波位的数据打包；步骤二、通过检测处理器和脉冲压缩器对接收数据进行杂波抑制和信号检测，获得目标的方位和距离信息，并将目标的方位和距离信息分别发送给通讯控制器和测高处理器；步骤三、测高处理器根据接收到的检测处理器和脉冲压缩器发来的目标方位和距离数据完成测高处理，得到目标的高度信息，并将目标的高度信息发送给通讯控制器；步骤四、通讯控制器将目标的方位和距离信息、目标的高度信息进行对齐处理后，发送至终端显示器。所述的检测处理器由检测单元、时序单元组成；检测单元包括脉压接收模块、检测处理模块；时序单元包括时序控制模块、脉压缓存模块、目标缓存模块。所述的测高处理器由测高单元、时序单元组成；测高单元包括脉压接收模块、测高处理模块；时序单元包括时序控制模块、数据缓存模块、目标缓存模块。所述的通讯控制器由对齐单元、时序单元组成；对齐单元和时序单元均包含在FPGA中，时序单元包括时序控制模块、目标缓存模块、输出缓存模块。本专利技术与现有技术相比的有益效果在于：该用于雷达信号处理的时序控制方法，通过对多个波位数据打包处理，降低了数据处理的出错率，数据在检测处理器、测高处理器以及通讯控制器中的传输过程按照本专利技术四个时序控制步骤来传输，有效降低数据传输的拥堵度和复杂度，提高了数据的传输速率，大大增强了雷达处理数据的能力。处理信号时间短，保证雷达探测指示目标的准确性。方法操作简单，信号处理效果好。解决了现有技术采用在导前周期信号内仅处理一个波位数据的处理方法，当波位由长周期切换到短周期时，会出现数据丢失现象，致使信号处理时间长、处理结果出错，严重影响雷达指示目标准确性的问题。附图说明图1为一种用于雷达信号处理的时序控制方法的雷达数据传输波形图；图2为一种用于雷达信号处理的时序控制方法的雷达数据处理过程流程图；图3为检测处理器处理过程的工作原理示意图；图4为测高处理器处理过程的工作原理示意图；图5为通讯控制器处理过程的工作原理示意图。图中：1、检测单元，101、脉压接收模块，102、检测处理模块；2、时序单元，201、时序控制模块，202、脉压缓存模块，203、目标缓存模块；3、测高单元，301、时序控制模块，302、脉压接收模块，303、测高处理模块；4、时序单元，401、时序控制模块，402、数据缓存模块，403、目标缓存模块；5、对齐单元（数据对齐由FPGA完成）;6、时序单元，601、时序控制模块，602、目标缓存模块，603、输出缓存模块。具体实施方式下面结合附图对本专利技术的实施方式作进一步详细说明：一种用于雷达信号处理的时序控制方法，机件包括检测处理器、脉冲压缩器、测高处理器、通讯控制器；其特征在于：该用于雷达信号处理的时序控制方法是通过如下步骤实现的：步骤一、通过FPGA对多个波位的数据打包；步骤二、通过检测处理器和脉冲压缩器对接收数据进行杂波抑制和信号检测，获得目标的方位和距离信息，并将目标的方位和距离信息分别发送给通讯控制器和测高处理器；步骤三、测高处理器根据接收到的检测处理器和脉冲压缩器发来的目标方位和距离数据完成测高处理，得到目标的高度信息，并将目标的高度信息发送给通讯控制器；步骤四、通讯控制器将目标的方位和距离信息、目标的高度信息进行对齐处理后，发送至终端显示器。所述的检测处理器由检测单元1、时序单元2组成；检测单元1包括脉压接收模块101、检测处理模块102；时序单元2包括时序控制模块201、脉压缓存模块202、目标缓存模块203。所述的测高处理器由测高单元3、时序单元4组成；测高单元3包括脉压接收模块301、测高处理模块302；时序单元4包括时序控制模块401、数据缓存模块402、目标缓存模块403。所述的通讯控制器由对齐单元5、时序单元6组成；对齐单元5和时序单元6均包含在FPGA中，时序单元6包括时序控制模块601、目标缓存模块602、输出缓存模块603。（参见图1～5）以下是一种用于雷达信号处理的时序控制方法的具体实施例:一、（参见图1）波位数据传输波形如下：由于每个波位的回波数据脉冲周期不同，为避免波位切换时的影响，采用将所有波位数据打包处理的方法，根据数据包起始波形来处理数据。二、（参见图2）雷达信号处理数据传输过程如下：检测处理器接收到脉压数据后，经过时序控制处理后，获得目标的方位和距离信息；同时将时序控制数据（目标的方位和距离信息）发送给测高处理器和通讯控制器。测高处理器接收到检测数据和脉压数据后，时序控制数据处理，获得目标的高度信息，并时序控制数据（目标的高度信息）发送给通讯控制器。通讯控制器接收到目标的方位、距离和高度信息后，时序控制数据处理，并时序控制数据从通讯控制器发送出去。具体实施例：第一步：（参见图3）检测处理器由检测单元（DSP）1和时序单元（FPGA）2组成，检测单元（DSP）1包含A路和B路两部分：A路和B路的收数子模块组成脉压接收模块101，A路和B路的计算子模块和发送子模块组成检测处理模块102。时序单元（FPGA）2包括时序控制模块201，脉压缓存模块202，目标缓存模块203。脉压缓存模块202由发送子模块和接收子模块组成。目标缓存模块203包含S1路和S2路两部分，S1路和S2路均由收数子模块和发数子模块组成。检测处理过程如下：步骤I：当数据包到来时，检测处理器的时序单元（FPGA）2的脉压缓存模块202接收到数据包，由时序控制模块201根据包头控制信息解码后，通过脉压缓存模块202将解码后的数据包发送给脉压接收模块203的A路或B路；当A路的脉压接收模块203接收数据时，B路的检测处理模块102处理数据，即B路计算和发送数据；当B路的脉压接收模块203接收数据时，A路的检测处理模块102处理数据，即A路计算和发送数据。A路与B路由时序单元（FPGA）2的时序控制模块201控制，FPGA根据数据包头信息控制A路和B路乒乓式处理数据。步骤本文档来自技高网...

【技术保护点】
一种用于雷达信号处理的时序控制方法，机件包括检测处理器、测高处理器、通讯控制器、脉冲压缩器；其特征在于：该用于雷达信号处理的时序控制方法是通过如下步骤实现的：步骤一、通过FPGA对多个波位的数据打包；步骤二、通过检测处理器和脉冲压缩器对接收数据进行杂波抑制和信号检测，获得目标的方位和距离信息，并将目标的方位和距离信息分别发送给通讯控制器和测高处理器；步骤三、测高处理器根据接收到的检测处理器和脉冲压缩器发来的目标方位和距离数据完成测高处理，得到目标的高度信息，并将目标的高度信息发送给通讯控制器；步骤四、通讯控制器将目标的方位和距离信息、目标的高度信息进行对齐处理后，发送至终端显示器。

【技术特征摘要】
1.一种用于雷达信号处理的时序控制方法，机件包括检测处理器、测高处理器、通讯控制器、脉冲压缩器；检测处理器由检测单元（1）、时序单元（2）组成；检测单元（1）包括脉压接收模块（101）、检测处理模块（102）；时序单元（2）包括时序控制模块（201）、脉压缓存模块（202）、目标缓存模块（203）;测高处理器由测高单元（3）、时序单元（4）组成；测高单元（3）包括脉压接收模块（301）、测高处理模块（302）；时序单元（4）包括时序控制模块（401）、数据缓存模块（402）、目标缓存模块（403）;通讯控制器由对齐单元（5）、时序单元（6）组成；对齐单元和时序单元均包含在FPGA中，时序单元（6）包括时序控制模块（601）、目标缓存模块（602）、输出缓存模块（603）；其特征在于：该用于雷达信号处理的时序控制方法是通过如下步骤实现的：步骤一、通过FPGA对多个波位的数据打包；由DSP中数据处理模块的A路或B路接收并计算上一个处理单元发送的数据，由缓存模块S1或缓存模块S2接收并发送数据给下一个处理单元；A路和B路、模块S1和模块S2乒乓式处理数据；当A路或B路接收第M+1个数据包时，由B路或A路计算第M个数据包第N个周期的数据并发送第N-1个周期的数据给缓存模块S2或S1；当缓存模块S1或S2接收第N-1个周期的数据时，由缓存模块S2或S1发送第N-2个周期的数据给下一个处理单元；步骤二、当B路或A路处理完第N个周期的数据时，DSP会自动记录处理所需要的时间t0ms；当计算...

【专利技术属性】
技术研发人员：胡敏，刘志平，刘帅，张静，许剑锋，
申请(专利权)人：荆州南湖机械股份有限公司，
类型：发明
国别省市：湖北;42