基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统技术方案

本发明专利技术提供一种基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，包括：微机械加速度计、差分电荷放大器组件、高通滤波器、多位模数转换器、FPGA及工作时序控制反馈开关；差分电荷放大器组件的输入端与微机械加速度计相连接；高通滤波器的输入端与差分电荷放大器组件的输出端相连接；多位模数转换器的输入端与高通滤波器的输出端相连接，多位模数转换器的输出端与FPGA相连接；FPGA与微机械加速度计及工作时序控制反馈开关相连接；工作时序控制反馈开关的第一端与FPGA相连接，工作时序控制反馈开关的第二端与微机械加速度计相连接。本发明专利技术的微加速度计闭环检测电路系统具有简单容易实现、稳定性好、可移植性强的优点。

【技术实现步骤摘要】

本专利技术设计一种闭环力反馈硅微机械加速度计的电路系统，特别涉及一种基于FPGA的微机电混合ΣΔM(Sigma-DeltaModulator)加速度计闭环检测电路系统。
技术介绍
加速度计是惯性导航系统的重要器件之一，是用来测量物体相对于惯性空间线性加速度的装置，被广泛的应用于航空、航天、航海等领域。随着微机电技术的发展，硅微机械加速度计由于其体积小、功耗低以及可大批量生产等特点，应用范围迅速扩大。硅微机械加速度计通过中心质量块敏感加速度变化，中心质量块的可动电极相对于固定电极产生间距变化，一方面通过电极上的电容极板检测间距变化电容信号来确定加速度大小。另一方面该信号通过静电力反馈产生力矩，作用于中心质量块，使得中心质量块回到平衡位置；其中反馈静电力可以是模拟式或者数字式，从而形成模拟闭环检测和数字闭环检测。传统的硅微机械加速度计闭环检测电路采用模拟电路来实现，而模拟器件本身不可避免的引入温漂，还存在噪声、漏电流和抗干扰能力差等多方面问题，从而影响精度。为了进一步改善微加速度计的性能，须采用数字电路实现微加速度计的外围信号处理。目前，包括本实验室在内的国内外相关科研机构已经进行了利用纯模拟电路的方式实现硅微加速度计闭环检测电路的研究，并取得了一定的成果，例如：模拟PID闭环检测电路、连续时间高阶闭环检测电路等。但是随着硅微机械加速度计性能要求的进一步提高，模拟电路在稳定性、灵活性、复杂性和优化性等方面很难满足要求。>
技术实现思路
本专利技术针对现有技术存在的上述不足，提出了一种简单容易实现、稳定性好、可移植性强的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，用于解决现有技术中模拟电路实现的微机械加速度计外围闭环信号处理电路存在的结构复杂、灵活性差、调试难度大、存在噪声和温漂等问题。为实现上述目的及其他相关目的，本专利技术提供一种基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，所述基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统包括：微机械加速度计、差分电荷放大器组件、高通滤波器、多位模数转换器、FPGA及工作时序控制反馈开关；其中，所述微机械加速度计适于产生电容变化信号；所述差分电荷放大器组件包括输入端及输出端，所述差分电荷放大器组件的输入端与所述微机械加速度计相连接；所述高通滤波器包括输入端及输出端，所述高通滤波器的输入端与所述差分电荷放大器组件的输出端相连接；所述差分电荷放大器组件及所述高通滤波器适于将所述微机械加速度计产生的电容变化信号转换成电压信号并输出；所述多位模数转换器包括输入端及输出端，所述多位模数转换器的输入端与所述高通滤波器的输出端相连接，所述多位模数转换器的输出端与所述FPGA相连接；所述多位模数转换器适于将所述高通滤波器输出的电压信号转换成载波调制高频数字信号并输出；所述FPGA与所述微机械加速度计及所述工作时序控制反馈开关相连接，适于向所述微机械加速度计输入载波，以对所述微机械加速度计产生的电容变化信号进行调制，且适于将所述多位模数转换器输出的载频调制高频数字信号进行ΣΔM滤波处理以得到过采样的1位数字流信号，并将所述过采样的1位数字流信号转化为低采样频率的多位数字信号输出；所述工作时序控制反馈开关包括第一端及第二端，所述工作时序控制反馈开关的第一端与所述FPGA相连接，所述工作时序控制反馈开关的第二端与所述微机械加速度计相连接，适于在所述过采样的1位数字流信号的控制下将反馈电压及接地电压加载至所述微机械加速度计上，以形成高阶数字闭环检测回路。作为本专利技术的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述微机械加速度计包括：中心质量块、两块平行间隔分布的第一电容极板、两块平行间隔分布的第二电容极板、第一电容及第二电容；所述第一电容极板及所述第二电容极板分别位于所述中心质量块的两侧；所述第一电容的数量为两个，两个所述第一电容并联于所述第一电容极板之间；所述第二电容的数量为两个，两个所述第二电容并联于所述第二电容极板之间。作为本专利技术的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述工作时序控制反馈开关的第二端分别与所述第一电容极板及所述第二电容极板相连接。作为本专利技术的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述差分电荷放大器组件包括第一差分电荷放大器组件及第二差分电荷放大器组件；所述第一差分电荷放大器组件的输入端与所述第一电容极板相连接，所述第二差分电荷放大器组件的输入端与所述第二电容极板相连接；所述高通滤波器包括第一高通滤波器及第二高通滤波器；所述第一高通滤波器的输入端与所述第一差分电荷放大器组件的输出端相连接，所述第二高通滤波器的输入端与所述第二差分电荷放大器组件的输出端相连接；所述多位模数转换器包括第一多位模数转换器及第二多位模数转换器；所述第一多位模数转换器的输入端与所述第一高通滤波器的输出端相连接，所述第二多位模数转换器的输入端与所述第二高通滤波器的输出端相连接，且所述第一多位模数转换器及所述第二多位模数转换器的输出端均与所述FPGA相连接。作为本专利技术的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述第一差分电荷放大器组件包括：第一差分电荷放大器、第一反馈电阻及第一反馈电容；所述第一差分电荷放大器包括正输入端、负输入端及输出端，所述第一差分电荷放大器的正输入端接地，所述第一差分电荷放大器的负输入端与所述第一电容极板相连接，所述第一差分电荷放大器的输出端与所述第一高通滤波器的输入端相连接；所述第一反馈电阻的一端与所述第一差分电荷放大器的负输入端相连接，另一端与所述第一差分电荷放大器的输出端相连接；所述第一反馈电容的一端与所述第一差分电荷放大器的负输入端相连接，另一端与所述第一差分电荷放大器的输出端相连接；所述第二差分电荷放大器组件包括第二差分电荷放大器、第二反馈电阻及第二反馈电容；所述第二差分电荷放大器包括正输入端、负输入端及输出端，所述第二差分电荷放大器的正输入端接地，所述第二差分电荷放大器的负输入端与所述第二电容极板相连接，所述第二差分电荷放大器的输出端与所述第二高通滤波器的输入端相连接；所述第二反馈电阻的一端与所述第二差分电荷放大器的负输入端相连接，另一端与所述第二差分电荷放大器的输出端相连接；所述第二反馈电容的一端与所述第二差分电荷放大器的负输入端相连接，另一端与所述第二差分电荷放大器的输出端相连接。作为本专利技术的基于FPGA的微机电混合ΣΔM本文档来自技高网...

【技术保护点】
一种基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，其特征在于，包括：微机械加速度计、差分电荷放大器组件、高通滤波器、多位模数转换器、FPGA及工作时序控制反馈开关；其中，所述微机械加速度计适于产生电容变化信号；所述差分电荷放大器组件包括输入端及输出端，所述差分电荷放大器组件的输入端与所述微机械加速度计电极相连接；所述高通滤波器包括输入端及输出端，所述高通滤波器的输入端与所述差分电荷放大器组件的输出端相连接；所述差分电荷放大器组件及所述高通滤波器适于将所述微机械加速度计产生的电容变化信号转换成电压信号并输出；所述多位模数转换器包括输入端及输出端，所述多位模数转换器的输入端与所述高通滤波器的输出端相连接，所述多位模数转换器的输出端与所述FPGA相连接；所述多位模数转换器适于将所述高通滤波器输出的电压信号转换成载波调制高频数字信号并输出；所述FPGA与所述微机械加速度计及所述工作时序控制反馈开关相连接，适于向所述微机械加速度计输入载波，以对所述微机械加速度计产生的电容变化信号进行调制，且适于将所述多位模数转换器输出的载波调制高频数字信号进行ΣΔM滤波处理以得到过采样的1位数字流信号，并将所述过采样的1位数字流信号转化为低采样频率的多位数字信号输出；所述工作时序控制反馈开关包括第一端及第二端，所述工作时序控制反馈开关的第一端与所述FPGA相连接，所述工作时序控制反馈开关的第二端与所述微机械加速度计相连接，适于在所述过采样的1位数字流信号的控制下将反馈电压及接地电压加载至所述微机械加速度计上，以形成高阶数字闭环检测回路。...

【技术特征摘要】
1.一种基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，其特征在于，包括：微机
械加速度计、差分电荷放大器组件、高通滤波器、多位模数转换器、FPGA及工作时序控
制反馈开关；其中，
所述微机械加速度计适于产生电容变化信号；
所述差分电荷放大器组件包括输入端及输出端，所述差分电荷放大器组件的输入端
与所述微机械加速度计电极相连接；所述高通滤波器包括输入端及输出端，所述高通滤波
器的输入端与所述差分电荷放大器组件的输出端相连接；所述差分电荷放大器组件及所述
高通滤波器适于将所述微机械加速度计产生的电容变化信号转换成电压信号并输出；
所述多位模数转换器包括输入端及输出端，所述多位模数转换器的输入端与所述高
通滤波器的输出端相连接，所述多位模数转换器的输出端与所述FPGA相连接；所述多位
模数转换器适于将所述高通滤波器输出的电压信号转换成载波调制高频数字信号并输出；
所述FPGA与所述微机械加速度计及所述工作时序控制反馈开关相连接，适于向所
述微机械加速度计输入载波，以对所述微机械加速度计产生的电容变化信号进行调制，且
适于将所述多位模数转换器输出的载波调制高频数字信号进行ΣΔM滤波处理以得到过采
样的1位数字流信号，并将所述过采样的1位数字流信号转化为低采样频率的多位数字信
号输出；
所述工作时序控制反馈开关包括第一端及第二端，所述工作时序控制反馈开关的第
一端与所述FPGA相连接，所述工作时序控制反馈开关的第二端与所述微机械加速度计相
连接，适于在所述过采样的1位数字流信号的控制下将反馈电压及接地电压加载至所述微
机械加速度计上，以形成高阶数字闭环检测回路。
2.根据权利要求1所述的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，其特征
在于：所述微机械加速度计包括：中心质量块、两块平行间隔分布的第一电容极板、两块
平行间隔分布的第二电容极板、第一电容及第二电容；
所述第一电容极板及所述第二电容极板分别位于所述中心质量块的两侧；
所述第一电容的数量为两个，两个所述第一电容并联于所述第一电容极板之间；
所述第二电容的数量为两个，两个所述第二电容并联于所述第二电容极板之间。
3.根据权利要求2所述的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，其特征
在于：所述工作时序控制反馈开关的第二端分别与所述第一电容极板及所述第二电容极板
相连接。
4.根据权利要求2所述的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，其特征
在于：
所述差分电荷放大器组件包括第一差分电荷放大器组件及第二差分电荷放大器组
件；所述第一差分电荷放大器组件的输入端与所述第一电容极板相连接，所述第二差分电
荷放大器组件的输入端与所述第二电容极板相连接；
所述高通滤波器包括第一高通滤波器及第二高通滤波器；所述第一高通滤波器的输
入端与所述第一差分电荷放大器组件的输出端相连接，所述第二高通滤波器的输入端与所
述第二差分电荷放大器组件的输出端相连接；
所述多位模数转换器包括第一多位模数转换器及第二多位模数转换器；所述第一多
位模数转换器的输入端与所述第一高通滤波器的输出端相连接，所述第二多位模数转换器
的输入端与所述第二高通滤波器的输出端相连接，且所述第一多位模数转换器及所述第二
多位模数转换器的输出端均与所述FPGA相连接。
5.根据权利要求4所述的基于FPGA的微机电混合∑ΔM加速度计闭环检测电路系统，其特征
在于：
所述第一差分电荷放大器组件包括：第一差分电荷放大器、第一反馈电阻及第一反
馈电容；所述第一差分电荷放大器包括正输入端、负输入端及输出端，所述第一差分电荷
放大器的正输入端接地，所述第一差分电荷放大器的负输入端与所述第一电容极板相连
接，所述第一差分电荷放大器的输出端与所述第一高通滤波器的输入端相连接；所述第一
反馈电阻的一端与所述第一差分电荷放大器的负输入端相连接，另一端与所述第一差分电
荷放大器的输出端相连接；所述第一反馈电容的一端与所述第一差分电荷放大器的负输入
端相连接，另一端与所述第一差分电荷放大器的输出端相连接；
所述第二差分电荷放大器组件包括第二差分电荷放大器、第二反馈电阻及第二反馈
电容；所述第二差分电荷放大器包括正输入端、负输入端及输出端，所述第二差分电荷放
大器的正输入端接地，所述第二差分电荷放大器的负输入端与所述第二电容极板相连接，
所述第二差分电荷放大器的输出端与所述第二高通滤波器的输入端相连接；所述第二反馈
电阻的一端与所述第二差分电荷放大器的负输入端相连接，另一端与所述第二差分电荷放
大器的输出端相连接；所述第二反馈电容的一端与所述第二差分电荷放大器的负输入端相
连接，另一端与所述第二差分电荷放大器的输出端相连接。
6.根据权利要求4或5所述的基于FPGA的微机电混合∑ΔM加速度计闭环检测电路系统，其
特征在于：所述FPGA包括：数字解调模块、正弦载波发生器、无约束解耦∑ΔM滤波器、
1位量化器及降采样低通滤波器；...

【专利技术属性】
技术研发人员：陈方，李昕欣，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海;31