电子装置制造方法及图纸

一种电子装置，包括多个功能模块和多个转换器。所述功能模块包括处理器，状态保持单元，接收单元，以及控制器。处理器包括在其中存储状态信息的存储器。每一转换器将电源电压转换成额定电压并供应到至少一个功能模块。当处理器切换到待机状态时，控制器停止到除了状态保持单元、接收单元、以及控制器之外的功能模块的额定电压的供应，并停止未连接到状态保持单元、接收单元、以及控制器的转换器的操作。状态保持单元保持处理器切换到待机状态前的状态信息。接收单元接收返回信号。响应于由接收单元接收到返回信号，处理器将状态保持单元中保持的状态信息写回存储器。状态保持单元、接收单元、以及控制器被连接到来自转换器中的相同的转换器。

【技术实现步骤摘要】
【专利说明】电子装置相关申请的交叉引用本申请基于2014年9月18日提交的日本专利申请N0.2014-190370并要求其优先权；通过引用将其整体内容并入在此。
这里描述的实施例通常涉及电子装置。
技术介绍
—种被称为片上系统(SoC)的技术是已知的，其中各种功能模块被内置到单个装置中，并且在集成系统(电子装置)中所需的功能可以使用单个装置来提供。由于SoC其中内置有多种功能，因此需要多个电压来驱动SoC。使用多个DC-DC转换器从其中安装SoC的集成系统的电源产生SoC中所需的电压。然而，在其中需要多个电压的电子装置中，因为需要使用多个DC-DC转换器，故而处理器的待机状态期间的功耗变大。概述实施例的一个目的是提供一种能够降低在待机状态下的功耗的电子装置。根据一个实施例，一种电子装置包括多个功能模块和多个转换器。所述多个功能模块中的至少一个是能够切换到具有降低的功耗的待机状态的处理器。所述多个功能模块中的至少一个是状态保持单元。所述多个功能模块中的至少一个是接收单元。所述多个功能模块中的至少一个是控制器。所述处理器包括在其中存储与所述处理器的状态相关的状态信息的存储器。所述多个转换器中的每一个将电源电压变换成用于功能模块的额定电压，并将所述额定电压供应到所述多个功能模块中的至少一个。当所述处理器切换到待机状态时，所述控制器停止到除了所述状态保持单元、所述接收单元、以及所述控制器之外的功能模块的额定电压的供应，并停止没有连接到所述状态保持单元、所述接收单元、以及所述控制器的转换器的操作。所述状态保持单元保持所述处理器切换到待机状态前的状态信息。所述接收单元接收代表用于从待机状态返回的触发的返回信号。响应于所述接收单元接收到所述返回信号，所述处理器将所述状态保持单元保持的状态信息写回到所述存储器中。所述状态保持单元、所述接收单元、以及所述控制器被连接到所述转换器中的相同的转换器。根据上述的电子装置，可以降低在待机状态下的功耗。附图简要描述图1是示出根据一个实施例的电子装置的示意性配置(在操作状态下)的图；图2是示出根据实施例的片上系统(SoC)中的示意性信号线路的图；图3是示出根据实施例的电子装置的示意性配置(在待机状态下)的图；图4是用于解释在根据实施例的电子装置中实现的供电方法的流程图。【具体实施方式】下面参考附图详细描述了电子装置的实施例。图1是示出根据实施例的电子装置100的示意性配置(在操作状态下)的图。根据所述实施例的电子装置100包括SoC 10和转换器21至23。根据实施例的SoC 10包括处理器31、状态保持单元32、动态随机存取存储器控制器(DRAMC)33、通用输入/输出(GP10)34、SD主机控制器35、NAND存储器控制器(NANDC)36、监视单元37、控制器38、直接存储器存取控制器(DMAC) 39、开关41至45、主存储器51和NAND存储器52。这里，根据实施例的SoC 10是半导体芯片，其包括处理器31、状态保持单元32、DRAMC 33、GP10 34、SD主机控制器35、NANDC 36、监视单元37、控制器38和DMAC 39作为多个功能模块。下面给出的是用于在SoC 10内发送和接收数据的示例性的信号线路的解释。图2是示出根据实施例的SoC 10中的示意性信号线路的图。处理器31、状态保持单元32、DRAMC 33、GP10 34、SD主机控制器35、NANDC 36、监视单元37、控制器38和DMAC39通过内部总线46彼此连接。因此，处理器31、状态保持单元32、DRAMC 33、GP10 34、SD主机控制器35、NANDC 36、监视单元37、控制器38和DMAC 39经由内部总线46进行数据通信，例如数据的读和写。此外，状态保持单元32、DRAMC 33、GP10 34、SD主机控制器35、NANDC 36、监视单元37、控制器38和DMAC 39通过在发送代表中断处理请求的中断请求信号中使用的中断请求信号线路47连接到处理器31。例如，当GP10 34从SoC 10的外部接收数据或信号时，GP10 34发送中断请求信号到处理器31并通知处理器31关于用于接收到目标数据以供处理。在接收中断请求信号后，处理器31根据中断请求信号执行操作。返回参考图1的说明，根据实施例的转换器21至23代表DC-DC转换器。转换器21供应VI伏特的电压到处理器31。转换器22供应V2伏特的电压到DRAMC 33。转换器23供应V3伏特的电压到状态保持单元32、GP10 34、SD主机控制器35、NANDC 36、监视单元37和控制器38。因此，在根据实施例的SoC 10中，根据用于操作处理器31、状态保持单元32、DRAMC 33、GP10 34、SD主机控制器35、NANDC 36、监视单元37和控制器38的额定电压，使用三种类型的电压VI至V3。在关于根据实施例的电子装置100的说明中，假设满足V1<V 2<V3的关系。例如，电压VI等于1.25伏特，电压V2等于1.8伏特，并且电压V3等于3.3伏特。然而，这并不是唯一可能的情况。处理器31通过执行计算机程序来控制电子装置100的操作。处理器31有两个状态，即，操作状态和待机状态。也就是说，处理器31可以从操作状态切换到待机状态，反之亦然。在操作状态下，处理器31执行要被执行的计算机程序。然而，在待机状态下，到处理器31的电力供应被断开。替代地，在待机状态下，代替断开到处理器的31的电力供应，可以将处理器31的功耗降低到比在操作状态下的功耗低的水平。另一方面，处理器31包括在其中存储与处理器31的状态相关的状态信息的存储器(未示出)。例如，所述存储器是寄存器，诸如程序计数器寄存器、返回寄存器或通用寄存器。然而，这并不是唯一可能的情况。在处理器31从操作状态切换到待机状态之前，与处理器31的状态相关的状态信息被写入状态保持单元32中。用于处理器31从操作状态切换到待机状态的条件包括，例如，其中处理器31没有处理目标的情形(例如，等待来自SoC 10的外部的设备的输入的情况)。响应于由GP1 34接收的返回信号，处理器31将与其状态相关的并且由状态保持单元32 (稍后介绍)保持的状态信息写回在存储器中。处理器31将关于当在激活期间或在计算机程序的执行期间处理器31切换到待机状态时应当被供应电力的功能模块的信息写入在监视单元37的内部控制寄存器中。在SoC 10中，处理器31具有高的操作频率，因为它被期望执行高速处理。为了获得高操作频率，在处理器31中的信号的电压需要具有低的幅度。这是因为，为了使处理器31以高速操作，信号线路之间的转变(transit1n)也需要以高速发生。更特别地，为了信号线之间高速切换，信号的电压需要以高速步增和步降。当操作频率高时，电压需要在极短的时间段内步增到阈值电压。使电压步增到阈值的电路与信号的阈值电压相关。当阈值电压高时，用于驱动信号的电路变大并且功耗增加。因此，就供应到SoC 10中的处理器31的电压而言，SoC 10的期望处理能力越高，使低电压供应到处理器31越好。供应到处理器31的电压可以由SoC 10的供应商自由地决定。因此，在根据实施例的电子本文档来自技高网...

【技术保护点】
一种电子装置，包括：多个功能模块；和多个转换器，其中所述多个功能模块中的至少一个是能够切换到具有降低的功耗的待机状态的处理器，所述多个功能模块中的至少一个是状态保持单元，所述多个功能模块中的至少一个是接收单元，所述多个功能模块中的至少一个是控制器，所述处理器包括在其中存储与所述处理器的状态相关的状态信息的存储器，所述多个转换器中的每一个将电源电压变换成用于功能模块的额定电压并将所述额定电压供应到所述多个功能模块中的至少一个，当所述处理器切换到待机状态时，所述控制器停止到除了所述状态保持单元、所述接收单元、以及所述控制器之外的功能模块的额定电压的供应，并停止没有连接到所述状态保持单元、所述接收单元、以及所述控制器的转换器的操作，所述状态保持单元保持所述处理器切换到待机状态前的状态信息，所述接收单元接收代表用于从待机状态返回的触发的返回信号，响应于由所述接收单元接收的所述返回信号，所述处理器将所述状态保持单元所保持的状态信息写回到所述存储器中，并且所述状态保持单元、所述接收单元、以及所述控制器被连接到所述转换器中的相同的转换器。

【技术特征摘要】
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【专利技术属性】
技术研发人员：藤崎浩一，木村哲郎，金井达德，濑川淳一，樽家昌也，白井智，城田祐介，柴田章博，吉村础，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP