本发明专利技术涉及图像处理技术领域，尤其涉及一种基于DSP和FPGA视频图像采集处理系统，包括DSP芯片、FPGA芯片、RAM、存储模块、输入模块和输出模块，所述FPGA芯片、存储模块、输入模块和输出模块分别与DSP芯片相连，所述RAM与FPGA芯片相连。本发明专利技术的基于ADSP-BF561+FPGA的图像采集与处理系统，结合BF561的PPI视频接口与其DMA的特点，设计了图像采集与显示算法，充分利用了DSP芯片的流水线执行与FPGA芯片及双核DSP芯片并行处理的优势。通过实验论证，图像显示的刷新时间能够达到25frame/s，达到了实时性要求。并且该图像采集与处理系统还具有结构紧凑、功耗低、集成度高、执行效率高等优点。为整个数字图像处理系统的设计实现奠定了重要的实践基础。
【技术实现步骤摘要】
本专利技术涉及图像处理
，尤其涉及一种基于DSP和FPGA视频图像采集处理系统。
技术介绍
实时视频图像处理技术的应用十分广泛，在民用领域有机器人视觉、资源探测和医学图像分析等；在军用领域有导弹精确制导、敌方目标侦察与跟踪等。上述应用对视频图像的质量和图像处理的实时性等都有较高的要，而如何在有限的时间内完成大数据量的采集与运算，保证系统工作的实时性是视频图像处理领域一项核心内容。因此对实时视频图像采集与处理系统的设计研究具有重要的研究意义与实用价值。
技术实现思路
本专利技术的基于DSP和FPGA视频图像采集处理系统，具有结构紧凑、功耗低、集成度尚、执彳丁效率尚等优点。为了实现上述目的，本专利技术采用如下技术方案:一种基于DSP和FPGA视频图像采集处理系统，包括DSP芯片、FPGA芯片、RAM、存储模块、输入模块和输出模块，所述FPGA芯片、存储模块、输入模块和输出模块分别与DSP芯片相连，所述RAM与FPGA芯片相连。优选地，所述DSP芯片采用ADI公司的高性能双核DSP-BF561。优选地，所述输入模块包括摄像头和视频解码器，所述摄像头和视频解码器相连，所述视屏解码器与DSP芯片相连。优选地，所述视频解码器采用7181B视频解码器。优选地，所述摄像头采用(XD摄像头。优选地，所述输出模块包括视频编码器和监视器，所述视频编码器分别与DSP芯片和监视器相连。优选地，所述视频编码器采用ADI公司的7171视频编码器。本专利技术的基于ADSP-BF561+FPGA的图像采集与处理系统，结合BF561的PPI视频接口与其DMA的特点，设计了图像采集与显示算法，充分利用了 DSP芯片的流水线执行与FPGA芯片及双核DSP芯片并行处理的优势。通过实验论证，图像显示的刷新时间能够达到25frame/S，达到了实时性要求。并且该图像采集与处理系统还具有结构紧凑、功耗低、集成度高、执行效率高等优点。为整个数字图像处理系统的设计实现奠定了重要的实践基础。【附图说明】图1为本专利技术系统硬件结构图；图2为输入模块硬件连接；图3为图像采集与显示流程；图4为图像数据流处理流程。【具体实施方式】下面结合【具体实施方式】对本专利技术进行详细的描述。一种基于DSP和FPGA视频图像采集处理系统，包括DSP芯片、FPGA芯片、RAM、存储模块、输入模块和输出模块，所述FPGA芯片、存储模块、输入模块和输出模块分别与DSP芯片相连，所述RAM与FPGA芯片相连。所述DSP芯片采用ADI公司的高性能双核DSP-BF561。所述输入模块包括摄像头和视频解码器，所述摄像头和视频解码器相连，所述视屏解码器与DSP芯片相连。所述视频解码器采用7181B视频解码器。 所述摄像头采用(XD摄像头。所述输出模块包括视频编码器和监视器，所述视频编码器分别与DSP芯片和监视器相连。所述视频编码器采用ADI公司的7171视频编码器。本系统中采用了 DSP+FPGA的硬件结构，DSP采用ADI公司的高性能双核DSP-BF561作为主处理器，负责整个算法的调度和数据流的控制，完成图像数据的采集与显示及核心算法的实现；而FPGA芯片作为DSP芯片的协处理器，依托其高度的并行处理能力，完成图像预处理中大量的累乘加运算。DSP芯片的2个内核与FPGA芯片通过中断进行通信响应，使系统的各处理器并行工作，提高了 DSP芯片内核及FPGA芯片的利用效率，保证了系统采集与显示的实时性。图像采集与处理系统主要包括4大模块:输入模块、存储模块、处理模块和输出模块。图1所示为DSP+FPGA的图像采集与处理系统硬件结构框图。系统的前端输入模块由(XD摄像头及视频解码器7181B实现，视频解码器将(XD接收到的模拟视频信号转换为标准的YUV4:2:2数字视频格式，图像大小为720 X 576。转换后的图像数据通过ADSP-BF561的专用视频接口 ΡΡΙ0先存储到RAM中，当采集完一帧图像数据时DSP芯片的DMA产生中断，此时FPGA首先对采集来的图像数据完成图像的预处理，然后DSP芯片再将预处理的数据取回完成相应图像处理算法，最后通过PPI 1接口由DMA控制器将处理完的视频数据送到视频编码器7171，转换成标准的模拟PAL视频信号到监视器上进行显示。FLASH的作用是存储系统运行的程序，引导系统的启动。针对系统要求，DSP芯片选用Analog Device、公司的ADSP-BF561处理器，该DSP芯片是专门针对多媒体和通信应用方而的一款16位定点DSP芯片，它集成了 2个Blackfin处理器内核，每个内核可实现600MHz持续工作。FPGA芯片选用Altera公司的EP2C5，它拥有4608个逻辑单元，13个18 X 18硬件乘法器，多达142个用户自定义10 口。(XD摄像头采集来标准的PA工制式模拟视频，设计选用ADI的ADV7181B视频解码芯片对模拟信号进行A/D转换。ADV7181B是Analog公司的一款应用广泛的视频解码芯片。该芯片可以自动检测输入的复合视频信号，通过I2C总线配置接口，可选择图像输出格式。由于黑白图像已能够满足系统的检测需要，因此把模拟信号以ITU-R-656格式YUV(4:2:2)输出。Y信号是亮度信号，U，V信号是色度信号。这样就可以直接提取该格式的亮度信号，操作比转换为传统的RGB格式要简单得多。在此格式下，水平(H)、垂直(V)和场(F)同步信号作为视频数据流的嵌入部分来发送，此时不使用接口的同步引脚。ADV7181B的8根数据线与DSP的ΡΡΙ0 口的8根数据线相连接，通过DSP芯片的2根可编程标志引脚PF来模仿L2C总线，进而对7181B进行相关配置。从而将采集、量化后的视频信号传进DSP芯片缓冲区中。输入模块的硬件连接如图2所示。由于一帧YUV (4:2:2)格式的图像有 720 X 5762 = 810 KByte，而 BF561 和 FPGA芯片的内部存储空间分别只有328KByte及14KByte，因此，将SDRAM和RAM存储器分别作为DSP芯片及FPGA芯片的外扩存储器。这样输入的视频数据存到外部扩展存储器中，可以使系统具有大容量、高吞吐率和高存取速度的特点，实现大数据量和实时性的要求。系统采用2片32MB的HY57V561620C SDRAM，组成32位的数据输入与输出，通过4根数据屏蔽线(SDQM)，可以进行8位、16位、32位的数据读写。选用1片4MByte，32位宽的RAM挂接到FPGA芯片上，其地址线，数据线都与SDRAM的分开。其选通信号CS#与读写信号WE#，()E#也由FPGA芯片控制。DSP芯片与FPGA芯片作为图像处理模块的核心，协同完成图像的处理任务，DSP芯片作为系统的主控制器，FPGA芯片上电后由DS芯片P来完成配置。DS芯片P和FPGA芯片的功能划分按照算法流程进行，DSP芯片负责整个算法的调度和数据流的控制，而FPGA芯片作为DSP芯片的协处理器。DSP芯片通过AMS3#来片选FPGA芯片，AWE#、A0E#作为读写使能，同时DSP芯片的24位地址线(A)和32位数据线(D)都挂接到FPGA芯片上，这样DSP芯片与FPGA芯片就可以进行数据的交换。它们各自在系统中完成的当前第1页1本文档来自技高网...
【技术保护点】
一种基于DSP和FPGA视频图像采集处理系统，其特征在于：包括DSP芯片、FPGA芯片、RAM、存储模块、输入模块和输出模块，所述FPGA芯片、存储模块、输入模块和输出模块分别与DSP芯片相连，所述RAM与FPGA芯片相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：蔡旭东，姜惠启，孙淼，
申请(专利权)人：青岛中科软件股份有限公司，
类型：发明
国别省市：山东;37
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